特許

J-GLOBAL ID：200903015210332440

プリント回路板試験装置

発明者： 亀山 修一 ,  大野 文男 ,  斎藤 秀光
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-198619
公開番号（公開出願番号）：特開平7-055894
出願日： 1993年08月10日
公開日（公表日）： 1995年03月03日
要約：

【要約】【目的】 LSIが搭載されたプリント回路板のショート故障試験を行なうプリント回路板試験装置に関し、ショート故障試験を論理的に短時間で行なえることを目的とする。【構成】 プリント回路板19のネット間の論理の組み合せにおいて少なくとも1回は互いに排他的論理となるバイナリバイセクションパターンが得られるように複数の入力パターンを供給し、バイナリバイセクションパターンのフェイルを求め、フェイルに応じてショートしたネットを求める。

請求項（抜粋）：

プリント基板にLSIを搭載してなるプリント回路板(1)の故障を検出するプリント回路板試験装置において、前記LSIの入力ピン及び内部スキャンラッチに外部から所定の論理を供給して、前記LSIの出力ピンの論理を決定できる論理決定機能(1a)と、前記LSIの入出力ピンの論理を観測できる観測機能(1b)とを前記プリント回路板(1)に予め持たせると共に、前記プリント回路板(1)の前記論理決定機能(1a)を用いて、前記LSI間を接続する各ネットの論理が総てのネット間の論理の組合せにおいて少なくとも一回は互いに排他的論理とならしめる複数の入力パターンを前記プリント回路板(1)に供給する入力パターン供給手段(2)と、前記プリント回路板(1)の前記観測機能(1b)を用いて、前記入力パターン供給手段(2)から前記複数の入力パターンが供給されたときの前記LSIの入出力ピンの論理を観測し、その観測結果が期待値通りになっているかどうかを照合する論理照合手段(3)と、前記論理照合手段(3)の照合結果に応じて前記プリント回路板(1)のショート故障を検出する故障判別手段(4)とを有することを特徴とするプリント回路板試験装置。

IPC (3件)：

G01R 31/317 ,  G01R 31/02 ,  G01R 31/28

FI (2件)：

G01R 31/28 A ,  G01R 31/28 G