特許
J-GLOBAL ID：200903015225782612
画像改良回路
発明者：
出願人/特許権者：
代理人 (1件)：
中島 淳 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-320571
公開番号（公開出願番号）：特開平7-236056
出願日： 1994年12月22日
公開日（公表日）： 1995年09月05日
要約：
【要約】【目的】 より大きな数のより大きなテンプレートに用いられ得る異なる構成を有する回路を提供する。【構成】 9つの完全な走査線がFIFO10内に記憶され、且つ画素が現在画素を囲む9×9ビットのウィンドウ内に現れる画像ビットがシフター12へロードされ、これらの81ビットの状態がテンプレートマッチング論理13へ並列に入力され、ウィンドウ表示された画像が多くのテンプレートと比較され、突合わせがあれば、9ビットのビデオ制御信号がRAM14へ出力される。画像とあらゆるテンプレートに突合わせがなければ、論理15は現在画素を元の黒又は白の状態で出力するために回路を制御し、現在画素が処理された後で、次の列へ対応する9ビットがFIFO10からシフタ12へ移動される。シフタは次に処理される画素を囲むために全体のウィンドウを右へ一画素移動し、最後に現在画素の一つのラインが処理されると、走査メモリ制御は次のラスタをFIFOにロードし、且つ次のラインの画素に対して処理を繰り返す。
請求項（抜粋）：
ビデオ画素の多数nの走査線を受け取り、且つnが奇数整数であるn×n個の画素ウィンドウごとに、その画素に対して行われるべき補正を示す複数yの出力ビットを生成して、最終画像を改良するための回路であって、画素のn個の走査線を記憶する手段と、前記記憶手段から、1個のn×nの画素セグメントを受け取り且つ記憶するためのバッファと、各々が複数の入力及び出力画素を有するm個の論理ブロックと、を備え、組み合わされた前記論理ブロックの全てに対する入力の合計がn×n個であり且つ前記バッファ内に記憶された画素の全てに応答し、且つ前記m個の論理ブロックから合計xビットの出力が生成され、前記yビットの出力を生成するために前記m個の論理ブロックの前記x出力ビットに応答するx個の入力を有する突合わせ論理ブロックと、を備える画像改良回路。
引用特許：
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