特許

J-GLOBAL ID：200903015292882915

多連チップ抵抗器およびその製造方法

発明者： 橋本 正人
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-110729
公開番号（公開出願番号）：特開2000-306711
出願日： 1999年04月19日
公開日（公表日）： 2000年11月02日
要約：

【要約】【課題】 実装基板に実装した際の実装面積に占めるはんだ付け面積を低減できる多連チップ抵抗器を提供することを目的とする。【解決手段】 基板21の上面の両端部および両側面の一部に設けられた複数対の第1の上面電極層22と、前記複数対の第1の上面電極層22に電気的に接続されるように設けられた複数の抵抗層23と、少なくとも前記複数対の第1の上面電極層22の上面に設けられた複数対の第2の上面電極層25と、少なくとも前記複数対の第2の上面電極層25の上面に設けられた複数対の第3の上面電極層26と、少なくとも前記複数の抵抗層23を覆うように設けられた保護層24とにより構成したものである。

請求項（抜粋）：

基板と、前記基板の上面の両端部および両側面の一部に設けられた複数対の第1の上面電極層と、前記複数対の第1の上面電極層に電気的に接続されるように設けられた複数の抵抗層と、少なくとも前記複数対の第1の上面電極層の上面に設けられた複数対の第2の上面電極層と、少なくとも前記複数対の第2の上面電極層の上面に設けられた複数対の第3の上面電極層と、少なくとも前記複数の抵抗層を覆うように設けられた保護層とを備えた多連チップ抵抗器。

IPC (3件)：

H01C 13/02 ,  H01C 17/06 ,  H01C 17/12

FI (4件)：

H01C 13/02 B ,  H01C 17/06 P ,  H01C 17/06 V ,  H01C 17/12

Fターム (6件)：

5E032BA07 ,  5E032BB13 ,  5E032CA02 ,  5E032CC03 ,  5E032CC14 ,  5E032CC16