特許
J-GLOBAL ID：200903015372387362
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-287780
公開番号（公開出願番号）：特開平5-129445
出願日： 1991年11月01日
公開日（公表日）： 1993年05月25日
要約：
【要約】【目的】 スルーホールの埋め込み用導電材を全面成長した後に所望量をエッチバックしてから、金属配線をパターニングし、更に該金属配線をマスクとして再び導電材をエッチングすること、及び埋め込まれた導電材と第2の金属配線間に他の導電材を積層させることにより、多層配線構造のデバイス特性,歩留りや信頼性の向上を図る。【構成】 半導体素子が形成されたSi基板101表面の第1の金属配線103上に層間絶縁膜104を成長し、スルーホールを開孔後、密着層105となるTiNを介してW106を全面気相成長させ、エッチバックしスルーホール内にWを残すと共に、第1の金属配線103のスペース等の段差部にもWを残渣110として残し、更に第2の金属配線107をパターニング後、該第2の金属配線107をマスクにして、露出している残渣110をエッチングする。
請求項（抜粋）：
半導体素子等が形成された基板上に、少なくとも、層間絶縁膜を形成する工程、該絶縁膜に電気的接続を取る為の接続孔を形成する工程、下層半導体素子の導電層もしくは金属等でなる第1の配線層と電気的接続を行なう為の導電材を全面に成長する工程、該導電材の所望厚みをエッチバックする工程、第2の配線層を成長しパターニングする工程、該第2の配線層をマスクにして露出している導電材をエッチングする工程を具備したことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/90
, H01L 21/3205
