特許
J-GLOBAL ID：200903015469759884
自由空間誘電体を用いた超高速チップの相互接続
発明者：
出願人/特許権者：
代理人 (1件)：
浅村 皓 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平11-553180
公開番号（公開出願番号）：特表2002-506577
出願日： 1999年04月22日
公開日（公表日）： 2002年02月26日
要約：
【要約】半導体ICチップのための超高速多レベルチップ相互接続構造およびその製造プロセスフローを開示する。本発明の相互接続構造は、複数の導電性メタライゼーションレベルを含む。それぞれのメタライゼーションレベルは、複数の導電性相互接続線を含む。複数の導電性プラグが、さまざまなメタライゼーションレベルの間の、また、メタライゼーションレベルと、半導体基板上に製造された半導体デバイスとの間の、電気接続を形成する。本発明の構造はさらに、相互接続線およびプラグを包囲する、多レベル相互接続構造内の電気絶縁領域の、少なくとも実質的部分を占有する自由空間媒体を含む。頂部不活性化被覆層は、多レベル相互接続構造を気密封止する。気密封止のために用いられる頂部不活性化被覆層はまた、相互接続メタライゼーション構造からの熱除去を容易にするための伝熱媒体として機能し、かつ、多レベル相互接続構造の頂部メタライゼーションレベルとの接触により、多レベル相互接続構造の追加の機械的支持を行うためにも機能する。気密封止された自由空間媒体は、相互接続構造における容量性漏話雑音を最小化し、チップの動作速度の増大およびチップへの分配電力の削減を可能にする。
請求項（抜粋）：
半導体基板上の半導体集積回路チップのための多レベル相互接続構造において、 複数の導電性メタライゼーションレベルであって、該メタライゼーションレベルのそれぞれが複数の導電性相互接続セグメントを含む、前記導電性メタライゼーションレベルと、 さまざまなメタライゼーションレベルの間、および前記メタライゼーションレベルと複数の半導体デバイスとの間、を電気的に接続するための複数の導電性プラグと、 前記多レベル相互接続構造内の電気絶縁性領域の少なくとも実質的部分を占有する自由空間媒体と、 前記多レベル相互接続構造の気密封止のための、また前記集積回路チップの保護のための、電気絶縁性頂部不活性化被覆層であって、該頂部不活性化被覆層がまた、前記相互接続構造からの熱除去を容易にする熱伝導媒体として働き、かつ前記多レベル相互接続構造の頂部メタライゼーションレベルとの接触により前記相互接続構造の追加の機械的支持を行う、前記電気絶縁性頂部不活性化被覆層と、を含む、前記多レベル相互接続構造。
IPC (3件)：
H01L 21/768
, H01L 21/316
, H01L 21/318
H01L 21/316 M
, H01L 21/318 M
, H01L 21/90 B
, H01L 21/90 J
