特許

J-GLOBAL ID：200903015491664137

半導体記憶装置

発明者： 玉田 悟 ,  中山 武志 ,  大川 実
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-133603
公開番号（公開出願番号）：特開平9-320300
出願日： 1996年05月28日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】 揮発不良により使用不可能になるのを防止することが可能な半導体記憶装置を提供する。【解決手段】 電圧発生回路108、書込制御回路106、消去制御回路107、データバッファ117、マージンレスアドレスバッファ1101、ステータスレジスタ119、アドレスカウンタ121に接続されそれらを制御するマージンチェック制御回路116を設け、そのマージンチェック制御回路116にコマンドラッチ/デコーダ105を接続して、コマンドラッチ/デコーダ105に外部からマージンチェックコマンドが入力されるとマージンチェック制御回路116が起動し、マージンチェックが開始される。

請求項（抜粋）：

コントロールゲートに印加される電圧によりデータが読出されるメモリセルと、前記メモリセルのコントロールゲートに、第1のタイミングで第1の電圧を印加し、前記第1と異なる第2のタイミングで前記第1の電圧と同符号でその絶対値が前記第1の電圧よりも大きい第2の電圧を印加する電圧印加手段と、前記第1の電圧の印加により読出された第1のデータと、前記第2の電圧の印加により読出された第2のデータとを比較するデータ比較手段と、前記比較の結果、前記第2のデータが前記第1のデータと異なっている場合、前記メモリセルのアドレスを記憶するアドレス記憶手段と、データ読出時に読出アドレスと記憶されたアドレスとを比較し、前記比較の結果、前記読出アドレスと前記記憶されたアドレスとが一致した場合に前記第1のデータと同じデータを出力するアドレス比較/データ出力手段と、を備えた半導体記憶装置。

IPC (2件)：

G11C 29/00 303 ,  G11C 16/06

FI (2件)：

G11C 29/00 303 G ,  G11C 17/00 309 E