特許

J-GLOBAL ID：200903015493844825

電子デバイスの製造方法と欠陥データ解析プログラム

発明者： 小野 眞 ,  岩田 尚史
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-091639
公開番号（公開出願番号）：特開2002-289663
出願日： 2001年03月28日
公開日（公表日）： 2002年10月04日
要約：

【要約】【課題】回路パターンを形成する電子デバイスに発生する異物やパターン欠陥の解析を行い,欠陥の致命性を精度よく定量化し,製造工程の管理を行う。【解決手段】欠陥マップデータ読込みステップ11,不良発生率分布データ読込みステップ12を行い,これらデータを用いて欠陥マップデータのフィルタリングステップ13で,非致命欠陥を除外する。次に,良品・不良品マップデータ読込みステップ14を行い,致命率計算ステップ15で,欠陥マップデータと良品・不良品マップデータを照合して,欠陥マップデータの致命率を計算する。さらに,致命率出力ステップ16で計算結果を出力する。

請求項（抜粋）：

基板に回路パターンを形成する製造工程と,該製造工程において回路が形成された基板の有する異物もしくはパターン欠陥の位置と大きさを検出する欠陥検査工程と,該製造工程において基板内の各デバイスの良品か不良品を判定する電気検査工程とを有し,該欠陥検査工程で得た欠陥検査結果と,該電気検査工程で得た電気検査結果とを用いて該製造工程を管理する電子デバイスの製造方法であって,該欠陥検査工程で得た欠陥検査結果と該基板に形成されるデバイス内に設定した異物もしくはパターン欠陥の位置と大きさに対する不良発生率分布データから,個々の異物もしくはパターン欠陥の不良発生率を算出し,該不良発生率が既定の値より大きい異物もしくはパターン欠陥の位置と,該電気検査工程で得た電気検査結果から,基板の有する異物もしくはパターン欠陥の致命率を算出することで,該製造工程の管理を行うことを特徴とする電子デバイスの製造方法。

IPC (2件)：

H01L 21/66 ,  G01N 21/956

FI (4件)：

H01L 21/66 Z ,  H01L 21/66 A ,  H01L 21/66 J ,  G01N 21/956 A

Fターム (16件)：

2G051AA51 ,  2G051AB02 ,  2G051DA07 ,  2G051EA12 ,  2G051EA14 ,  2G051EA21 ,  2G051EC01 ,  2G051EC02 ,  4M106AA01 ,  4M106CA38 ,  4M106CA50 ,  4M106DA15 ,  4M106DJ18 ,  4M106DJ20 ,  4M106DJ21 ,  4M106DJ27