特許

J-GLOBAL ID：200903015502149930

半導体装置及びその製造方法

発明者： 岡山 康則 ,  笠井 邦弘
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-186340
公開番号（公開出願番号）：特開2001-015599
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】Ti/TiN膜上にUSG膜を形成する際、AlCu膜上部の側面にボイドが発生することを防止し、配線の抵抗上昇及び信頼性の低下を抑制する。【解決手段】図示せぬレジスト膜をマスクとして、Ti/TiN膜15が除去される。その後、Cl2とArとCF4を含むガスを用いたCDEにより、Ti/TiN膜15の一方の側面が前記レジスト膜の幅の5%乃至20%後退される。次に、前記レジスト膜をマスクとして、AlCu膜14、Ti/TiN膜13がRIEによりエッチングされる。従って、AlCu膜14の幅はTi/TiN膜13の幅より狭く、Ti/TiN膜15の幅はAlCu膜14の幅より狭くなる。

請求項（抜粋）：

半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された第1のバリア層と、前記第1のバリア層上に形成され、前記第1のバリア層の幅より狭い金属膜と、前記金属膜上に形成され、前記金属膜の幅より狭い第2のバリア層とを具備することを特徴とする半導体装置。

IPC (4件)：

H01L 21/768 ,  H01L 21/28 301 ,  H01L 21/3065 ,  H01L 21/3205

FI (4件)：

H01L 21/90 A ,  H01L 21/28 301 R ,  H01L 21/302 M ,  H01L 21/88 N

Fターム (51件)：

4M104BB14 ,  4M104DD06 ,  4M104DD37 ,  4M104DD43 ,  4M104DD65 ,  4M104DD67 ,  4M104EE08 ,  4M104EE12 ,  4M104FF16 ,  4M104GG16 ,  4M104HH13 ,  5F004AA05 ,  5F004BA04 ,  5F004DA01 ,  5F004DA04 ,  5F004DA23 ,  5F004DB00 ,  5F004DB08 ,  5F004DB12 ,  5F004EA09 ,  5F004EA23 ,  5F004EB01 ,  5F004EB02 ,  5F004EB03 ,  5F033HH09 ,  5F033HH18 ,  5F033HH33 ,  5F033JJ19 ,  5F033KK09 ,  5F033KK18 ,  5F033KK33 ,  5F033MM01 ,  5F033MM05 ,  5F033MM08 ,  5F033MM13 ,  5F033MM19 ,  5F033NN01 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ11 ,  5F033QQ13 ,  5F033QQ15 ,  5F033QQ23 ,  5F033QQ33 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR09 ,  5F033RR11 ,  5F033SS04 ,  5F033WW01