特許
J-GLOBAL ID：200903015526163292
メモリ読出回路
発明者：
出願人/特許権者：
代理人 (1件)：
小杉 佳男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-339126
公開番号（公開出願番号）：特開平5-174581
出願日： 1991年12月21日
公開日（公表日）： 1993年07月13日
要約：
【要約】【目的】本発明は、メモリ回路から出力される互いに逆論理の信号を伝達するビット線対と接続された、メモリの内容を読出すメモリ読出回路に関し、擬似データが出力されるのを防止する。【構成】平衡時にセンスアンプの出力端子に現れる平衡電位を狭んだ上下に第1及び第2のスレシュホールド電位を設定し、センスアンプ出力端子に現れる電位がこれら第1及び第2のスレシュホールド電位で狭まれた範囲内にあるときに出力側がハイインピーダンス状態に保持されるトライステートバッファを備えた。
請求項（抜粋）：
メモリ回路から出力される互いに逆論理の信号を伝達するビット線対と接続された差動増幅型のセンスアンプと、該センスアンプの出力端子に入力端子が接続された、該センスアンプの出力端子に現われる電位が、平衡時に該出力端子に現れる平衡電位よりも高い第1のスレシュホールド電位と該平衡電位よりも低い第2のスレシュホールド電位との間にあるときは出力側がハイインピーダンス状態に保持され、前記第1のスレシュホールド電位よりも高電位側にあるときは一方の論理レベルの信号を出力し、前記第2のスレシュホールド電位よりも低電圧側にあるときは他方の論理レベルの信号を出力するトライステートバッファとを備えたことを特徴とするメモリ読出回路。
IPC (2件)：
G11C 11/417
, G11C 11/409
G11C 11/34 305
, G11C 11/34 353 B
