特許
J-GLOBAL ID：200903015590405658
不揮発性半導体メモリ装置
発明者：
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出願人/特許権者：
代理人 (1件)：
高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平5-326574
公開番号（公開出願番号）：特開平7-006593
出願日： 1993年12月24日
公開日（公表日）： 1995年01月10日
要約：
【要約】 (修正有)【目的】NANDセル構造の不揮発性半導体メモリにおいて、チップ面積及び電力消費を減少し、過プログラムを防止する。【構成】ブロック消去動作で選択されたメモリブロックのワード線WL1〜8は基準電位に、選択されないメモリブロックのワード線WL1〜8はフローティング状態にされ、半導体基板に消去電圧を印加するとフローティング状態のワード線WL1〜8に消去電圧がキャパシタンスカップリングされて自動的に消去が防止される。また、プログラム動作で選択されたワード線WL1〜8と関連するメモリトランジスタH1〜8のチャネルとソース及びドレイン接合を、制御ゲートに印加されるプログラム電圧若しくはパス電圧のキャパシタンスカップリング、又は共通ソース線を通じて充電し、消去時と反対の論理にプログラムするNANDセルはその充電電圧をビット線BLに放電させ、消去時と同じ論理にプログラムされるNANDセルはビット線BLから遮断してプログラムを自動的に防止する。
請求項（抜粋）：
半導体基板の一表面上に形成された複数のワード線と、前記一表面に形成された多数のセルユニットのアレイとを備えており、各セルユニットは一つ以上のメモリトランジスタを有し、これらメモリトランジスタは、半導体基板に形成されたソース領域及びドレイン領域と、該二つの領域間のチャネル領域と、このチャネル領域上に絶縁されるように形成されたフローティングゲートと、このフローティングゲート上に絶縁されるように形成された制御ゲートとで構成され、各メモリトランジスタの制御ゲートが対応するワード線と接続されており、前記アレイが複数のメモリブロックに分けられると共に、各メモリブロックは複数のセルユニットで構成されるようになっており、データ消去動作で高電圧の消去電圧を半導体基板に印加し、選択されたメモリブロック内の選択されたメモリトランジスタと接続されているワード線に基準電位を印加することにより、フローティングゲートと半導体基板との間の電荷移動で選択されたメモリトランジスタを消去するようになっている不揮発性半導体メモリ装置において、データ消去動作で、選択されないメモリブロック内のメモリトランジスタと接続されたワード線をフローティングさせると共に、フローティングとなったワード線に消去電圧の大部分をキャパシティブカップリングさせる手段を備え、それにより選択されないメモリブロック内のメモリトランジスタの消去が防止されるようになっていることを特徴とする不揮発性半導体メモリ装置。
IPC (2件)：
FI (3件)：
G11C 17/00 530 C
, G11C 17/00 510 A
, H01L 27/10 434
