特許

J-GLOBAL ID：200903015665853627

連想メモリ回路

発明者： 相川 忠雄
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2001-290891
公開番号（公開出願番号）：特開2003-100086
出願日： 2001年09月25日
公開日（公表日）： 2003年04月04日
要約：

【要約】【課題】 本発明は、マッチ・ラインに接続されるメモリセル数が増大しても高速のサーチ動作を行うことができる連想メモリ回路を提供することを目的とする。【解決手段】 メモリセル101,102...の記憶内容を外部から入力された検索データと比較し、その比較結果をマッチ・ラインに出力する論理回路Q1〜Q4を有し、複数のメモリセルの論理回路が共通のマッチ・ラインに接続された連想記憶メモリにおいて、マッチ・ライン毎に設けられ参照電位を発生する参照電位発生回路22と、マッチ・ラインの電位と参照電位とを差動増幅して複数のメモリセルの記憶内容と検索データとの一致または不一致を判定する差動増幅回路20を有することにより、マッチ・ラインに接続されるメモリセル数が増大してマッチ・ラインの負荷が増え遷移速度が遅くなっても高速のサーチ動作を行うことができる。

請求項（抜粋）：

メモリセルの記憶内容を外部から入力された検索データと比較し、その比較結果をマッチ・ラインに出力する論理回路を有し、複数のメモリセルの論理回路が共通のマッチ・ラインに接続された連想記憶メモリにおいて、前記マッチ・ライン毎に設けられ参照電位を発生する参照電位発生回路と、前記マッチ・ラインの電位と前記参照電位とを差動増幅して前記複数のメモリセルの記憶内容と検索データとの一致または不一致を判定する差動増幅回路を有することを特徴とする連想メモリ回路。

IPC (2件)：

G11C 15/04 631 ,  G11C 15/04

FI (2件)：

G11C 15/04 631 F ,  G11C 15/04 C