特許

J-GLOBAL ID：200903015679383690

非常に高い周波数のフェーズロックループ用デジタルテスト技術

発明者： ヒー ウォン ,  ツン-キット チン
出願人/特許権者： ナショナル セミコンダクタ コーポレイション
代理人 (1件)： 小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-190743
公開番号（公開出願番号）：特開平7-120533
出願日： 1992年07月17日
公開日（公表日）： 1995年05月12日
要約：

【要約】 (修正有)【目的】 非常に高い周波数のフェーズロックループ性能パラメータのコスト効率的な包括的テストを与える。PLL性能パラメータを集積回路レベル及び通信ボードレベルの両方においてテストする。【構成】 デシタルテスト環境は、テスト中の装置(DUT)2と、ブレイン即ちデジタルテスタ4と、リンク6と、その他の装置8の四つの要素で構成される。DUT2は高周波数PLLである。それは、リンク6と呼ばれる双方向直列/並列バスを介してデジタルテスタ4へ接続されている。デジタルテスタ4はインテリジェントデジタルハードウエアであり、それはDUT2を特定の形態とさせ且つDUT2からデータを抽出すると共に解釈する。その他の装置8は、例えばオシロスコープ、パターン発生器、又はDUT2へ接続したスペクトルアナライザなどの一つ又はそれ以上の装置を有している。

請求項（抜粋）：

非常に高い周波数のダイナミックフェーズロックループ(PLL)性能パラメータをテストするデジタルテストシステムにおいて、複数個の内部テスト情報の通信を容易とするインターフェース手段を有するPLLが設けられており、前記PLLの形態を特定すると共に前記PLLからデータを抽出し且つ解釈するコントローラ手段が設けられており、前記PLLを前記コントローラ手段へ接続する通信手段が設けられており、複数個のテストパターンを発生し且つ前記PLLへ接続されるテスト結果をモニタする手段が設けられていることを特徴とするテストシステム。

IPC (3件)：

G01R 31/28 ,  H03L 7/06 ,  H03L 7/08

FI (3件)：

G01R 31/28 H ,  H03L 7/06 B ,  H03L 7/08 Z