特許

J-GLOBAL ID：200903015700165747

位相同期回路

発明者： 木 村 博 真
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 蔵合 正博
公報種別：公開公報
出願番号（国際出願番号）：特願平6-119307
公開番号（公開出願番号）：特開平7-326968
出願日： 1994年05月31日
公開日（公表日）： 1995年12月12日
要約：

【要約】【目的】 アップダウンカウンタを用いた位相同期回路において、位相同期ループのループ特性を変化させることによって、位相同期時のジッタ抑圧特性を劣化させることなく、同期はずれ時の同期引き込み時間を短縮する。【構成】 位相同期状態ではFIFOメモリ2のアドレスはハーフフルフラグ*HF付近の値をとるため、フルフラグ*FF、エンプティフラグ*EFのいずれもHレベルとなる。このとき、負論理NORゲート12の出力はLレベルとなり、可変分周器3、4の分周比はNとなる。このため位相同期状態での位相同期ループのカットオフ周波数は変わらず、ジッタ抑圧特性は維持される。一方、周波数同期がはずれた状態ではFIFOメモリ2のフルフラグ*FF、もしくはエンプティフラグ*EFのいずれかがLレベルとなることから、負論理NORゲート12の出力はHレベルとなり、可変分周器3、4の分周比はnとなる。このため位相同期ループのループゲインKがN/n倍に増大し、高速に引き込み動作を行うことができ、引き込み時間を短縮できる。

請求項（抜粋）：

アップカウント動作とダウンカウント動作を非同期に行うことができ、カウンタ値がある特定の範囲の値であることを示すカウンタ値情報出力を有するアップダウンカウンタと、ループフィルタと、電圧により発振周波数を上下させることのできる発振器と、位相同期ループのループ特性を制御するループ特性制御手段を備え、前記アップダウンカウンタのアップカウントもしくはダウンカウントいずれか一方のカウント入力に基準信号を入力し、また前記アップダウンカウンタの他方のカウント入力に前記発振器からの帰還信号を入力することにより前記アップダウンカウンタによって位相比較動作を行い、前記カウンタ値情報出力を前記ループフィルタに入力することにより得られる位相比較結果の電圧によって前記発振器の発振周波数を上下させ、前記発振器の発振出力と基準信号入力との間の位相同期を確立させるとともに、前記カウンタ値情報出力を前記ループ特性制御手段に入力することにより、位相同期ループのループ特性を前記カウンタ値に応じて制御することのできる位相同期回路。

IPC (2件)：

H03L 7/10 ,  H03L 7/089

FI (2件)：

H03L 7/10 A ,  H03L 7/08 D

引用特許：

審査官引用 (4件)

• 特開平4-322532
  
• 特開平4-239820
  
• 特開平3-297221
  
• 特開昭62-216528