特許

J-GLOBAL ID：200903015718254020

半導体装置の製造方法

発明者： 中山 創
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平8-323676
公開番号（公開出願番号）：特開平10-163478
出願日： 1996年12月04日
公開日（公表日）： 1998年06月19日
要約：

【要約】【課題】 チャネル領域直下のみへ不純物を注入して短チャネル効果の抑制を図ること。【解決手段】 半導体基板1上にゲート絶縁膜2、ゲート電極層3、各々感光特性の異なる第1レジスト膜4、第2レジスト膜5を順に形成し、第1レジスト膜4および第2レジスト膜5の一括露光を行い、第2レジスト膜5に対する現像を行って、これをマスクとしてチャネル領域の直下へ不純物を注入し、第2レジスト膜5を除去するとともに第1レジスト膜4に対する現像を行って、第1レジスト膜4をマスクとしたゲート酸化膜およびゲート電極層のエッチング、ゲート電極の形成とともに、ゲート電極をマスクとしたソース領域およびドレイン領域の形成を行う半導体装置の製造方法である。

請求項（抜粋）：

半導体基板上にゲート絶縁膜を形成した後、該絶縁膜上の全面にゲート電極層を形成する工程と、前記ゲート電極層上に各々感光特性の異なる2層のレジスト膜を順に形成する工程と、前記2層のレジスト膜のうち上側のレジスト膜の現像によってゲート電極と対応する部分以外の部分が残り、かつ下側のレジスト膜の現像によってゲート電極と対応する部分が残るような一括露光を行う工程と、前記2層のレジスト膜のうち上側のレジスト膜に対する現像を行ってゲート電極と対応する部分以外の部分を残す工程と、前記上側のレジスト膜をマスクとして前記半導体基板におけるチャネル領域の直下へ所定の不純物を注入する工程と、前記上側のレジスト膜を除去するとともに、前記下側のレジスト膜に対する現像を行ってゲート電極と対応する部分を残す工程と、前記下側のレジスト膜をマスクとして前記ゲート酸化膜および前記ゲート電極層をエッチングしてゲート電極を形成するとともに、該ゲート電極をマスクとしてソース領域およびドレイン領域へ所定の不純物を注入する工程とから成ることを特徴とする半導体装置の製造方法。