半導体集積回路装置およびその製造方法

発明者： ,
出願人/特許権者： ,
代理人 (8件)：鈴江武彦 , 河野哲 , 中村誠 , 蔵田昌俊 , 峰隆司 , 福原淑弘 , 村松貞男 , 橋本良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2005-060433
公開番号（公開出願番号）：特開2006-245390
出願日： 2005年03月04日
公開日（公表日）： 2006年09月14日
要約：

【課題】集積度を向上でき、光近接効果補正の均一化を図る半導体集積回路装置およびその製造方法を提供する。【解決手段】半導体集積回路装置は、半導体基板中に設けられた第1導電型のウェルの論理回路構成領域中にアレイ状に配置され、それぞれが前記ウェル上に設けられたゲート電極と前記ウェル中に前記ゲート電極を挟むように隔離して設けられソース/ドレインとして働く第2導電型の第1拡散層とを備えたセル(BC)と、前記論理回路構成領域の空き領域中に配置され、それぞれが前記ウェル上に設けられ前記ゲート電極と同一のパターン形状の導電層と前記第1拡散層と同一のパターン形状であって前記ウェル中に前記導電層を挟むように隔離して設けられ前記ウェルと電気的に接続される第1導電型の第2拡散層とを備えたサブ領域(sub領域<01>)を具備する。【選択図】図1

請求項（抜粋）：

半導体基板中に設けられた第1導電型のウェルの論理回路構成領域中にアレイ状に配置され、それぞれが前記ウェル上に設けられたゲート電極と前記ウェル中に前記ゲート電極を挟むように隔離して設けられソース/ドレインとして働く第2導電型の第1拡散層とを備えたセルと、前記論理回路構成領域の空き領域中に配置され、それぞれが前記ウェル上に設けられ前記ゲート電極と同一のパターン形状の導電層と前記第1拡散層と同一のパターン形状であって前記ウェル中に前記導電層を挟むように隔離して設けられ前記ウェルと電気的に接続される第1導電型の第2拡散層とを備えたサブ領域を具備することを特徴とする半導体集積回路装置。

IPC (8件)：

H01L 21/82 , G03F 1/08 , H01L 21/822 , H01L 27/04 , H01L 27/092 , H01L 21/823 , H01L 27/118 , H01L 21/027

FI (7件)：

H01L21/82 D , G03F1/08 D , H01L27/04 A , H01L27/08 321J , H01L27/04 H , H01L21/82 M , H01L21/30 502P

Fターム (34件)：

2H095BA01 , 2H095BB02 , 2H095BB36 , 2H095BC09 , 5F038BH18 , 5F038CA02 , 5F038CA04 , 5F038CA05 , 5F038EZ11 , 5F038EZ13 , 5F038EZ15 , 5F038EZ20 , 5F048AA03 , 5F048AB02 , 5F048AB03 , 5F048AB04 , 5F048AC03 , 5F048BA01 , 5F048BB01 , 5F048BB05 , 5F048BE03 , 5F048BE09 , 5F048BF18 , 5F048BG13 , 5F064AA02 , 5F064AA03 , 5F064AA04 , 5F064BB07 , 5F064BB19 , 5F064CC12 , 5F064DD05 , 5F064DD13 , 5F064DD19 , 5F064DD26

引用特許：

出願人引用 (1件)

印刷制御装置、印刷制御方法、及び記憶媒体
公報種別：公開公報出願番号：特願2000-150414 出願人：キヤノン株式会社

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