特許

J-GLOBAL ID：200903015780115591

半導体製造方法

発明者： 松田 順一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平10-290158
公開番号（公開出願番号）：特開2000-124270
出願日： 1998年10月13日
公開日（公表日）： 2000年04月28日
要約：

【要約】【課題】 電気的特性試験で不合格とされた半導体素子にインクによってバッドマークを形成する方法では、インク径のばらつき等によるマークの不均一性によって識別ミスが発生する虞れがあるうえ、不合格品の再生も困難になる。【解決手段】 複数の半導体素子1が配列されたウエハ2上にレジスト膜3を形成する工程と、ウエハ2上に配列された各々の半導体素子1の電気的特性試験を行う工程と、電気的特性試験によって合格とされた半導体素子1上のレジスト膜3を除去することで、不合格とされた半導体素子1上にのみレジスト膜3を残す工程とを有する半導体製造方法。

請求項（抜粋）：

複数の半導体素子が配列されたウエハ上にレジスト膜を形成する工程と、前記ウエハ上に配列された各々の半導体素子の電気的特性試験を行う工程と、前記電気的特性試験によって合格とされた半導体素子及び不合格とされた半導体素子のうち、いずれか一方の半導体素子上のレジスト膜を除去することにより、他方の半導体素子上にのみレジスト膜を残す工程とを有することを特徴とする半導体製造方法。

IPC (2件)：

H01L 21/66 ,  H01L 21/02

FI (2件)：

H01L 21/66 A ,  H01L 21/02 A

Fターム (6件)：

4M106AA01 ,  4M106AA02 ,  4M106BA14 ,  4M106CA70 ,  4M106DA12 ,  4M106DA20