特許
J-GLOBAL ID：200903015829071587
差動ラッチ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
高田 守 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-141788
公開番号（公開出願番号）：特開平8-335860
出願日： 1995年06月08日
公開日（公表日）： 1996年12月17日
要約：
【要約】【目的】 差動増幅動作時において、定電流源の機能を損なうことなく信号を差動増幅させ、もって高性能な差動ラッチ回路を得ることである。【構成】 nMOSトランジスタ27を定電流源としてpMOSトランジスタ3、4、nMOSトランジスタ23、24とともに差動増幅回路が構成され、一方nMOSトランジスタ25、26によりラッチ回路が構成される。この差動増幅機能とラッチ機能を交互に動作させるためのスイッチ回路をnMOSトランジスタ21、22および28で構成される。ここで定電流源であるトランジスタ27は、ドレイン端子がトランジスタ23、24に直接に接続され、ソ-ス端子がグランド電圧2に直接に接続される。
請求項（抜粋）：
それぞれ一端子が第1の電源端子に接続された第1の負荷抵抗と第2の負荷抵抗、一端子が第1のノードで上記第1の負荷抵抗の他端子に接続され、制御端子が第1の入力端子に接続された第1のトランジスタ、一端子が第2のノードで上記第2の負荷抵抗の他端子に接続され、制御端子が第2の入力端子に接続された第2のトランジスタ、一端子が上記第1のトランジスタおよび第2のトランジスタの他端子それぞれに直接に接続され、他端子が第2の電源端子に直接に接続された定電流源、上記第1のノードおよび第2のノードからの信号を入力し、その信号電圧から2つの相補的な論理信号を生成し、第1および第2の出力端子より出力させるラッチ動作を行なうラッチ回路、上記第1のノードと上記第1のトランジスタとの間、かつ上記第2のノードと上記第2のトランジスタとの間を同時に通電または非通電させる第1のスイッチ回路、およびこの第1のスイッチ回路が通電させるモードのとき、上記第1のノードおよび第2のノードにおける信号を、各々上記第1の出力端子および第2の出力端子よりそのまま出力し、上記第1のスイッチ回路が非通電させるモードのとき、上記ラッチ回路を動作させる第2のスイッチ回路を備えたことを特徴とする差動ラッチ回路。
IPC (3件)：
H03K 3/356
, H03K 3/0233
, H03M 1/34
H03K 3/356 Z
, H03M 1/34
, H03K 3/023 C
