特許

J-GLOBAL ID：200903015928996630

不揮発性半導体記憶装置

発明者： 吉田 正信
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-298839
公開番号（公開出願番号）：特開平5-135595
出願日： 1991年11月14日
公開日（公表日）： 1993年06月01日
要約：

【要約】【目的】複数のブロックに分けられた記憶空間の各ブロックごとの消去時間を適切化することを目的とする。【構成】フローティングゲート(FG)を備える不揮発性記憶素子のソース電極(S)に、所定の消去指令信号に応答して所定電位の消去電圧を与える消去電圧印加手段(A1、A2、......、Am)と、前記不揮発性記憶素子のドレイン電流(ID)が所定電流以上になったときを完全消去状態として判定する消去状態判定手段(B1、B2、......、Bm)と、該消去状態判定手段によって完全消去状態が判定されると前記消去電圧印加手段による電圧の印加動作を禁止する禁止手段(C1、C2、......、Cm)とを、複数の不揮発性記憶素子を含む記憶ブロック(D1、D2、......Dm)ごとに設けたことを特徴とする不揮発性半導体記憶装置。

請求項（抜粋）：

フローティングゲート(FG)を備える不揮発性記憶素子のソース電極(S)に、所定の消去指令信号に応答して所定電位の消去電圧を与える消去電圧印加手段(A1、A2、......、Am)と、前記不揮発性記憶素子のドレイン電流(ID)が所定電流以上になったときを完全消去状態として判定する消去状態判定手段(B1、B2、......、Bm)と、該消去状態判定手段によって完全消去状態が判定されると前記消去電圧印加手段による電圧の印加動作を禁止する禁止手段(C1、C2、......、Cm)とを、複数の不揮発性記憶素子を含む記憶ブロック(D1、D2、......Dm)ごとに設けたことを特徴とする不揮発性半導体記憶装置。