特許

J-GLOBAL ID：200903015957857712

演算装置

発明者： 岡田 壮一 ,  鳥居 直哉 ,  武仲 正彦 ,  奥村 嘉樹 ,  長瀬 健 ,  林 朋弘
出願人/特許権者： 富士通株式会社
代理人 (1件)： 小野 由己男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-094977
公開番号（公開出願番号）：特開2000-293356
出願日： 1999年04月01日
公開日（公表日）： 2000年10月20日
要約：

【要約】【課題】 ソフトウェアあるいはファームウェアの介在を削減し、高速処理を実現する演算装置を提供する。【解決手段】 コプロセッサ5は、メモリ7との間でデータの入出力が可能であり、メモリ7から読み出されて転送されてくる変数を格納可能な入力変数格納用レジスタ8,9と、入力変数格納用レジスタ8,9に格納されている変数を用いて所定の演算処理を実行する演算回路10と、演算回路10での演算結果を格納するとともに、格納している内容をメモリ7に転送可能な出力変数格納用レジスタ11と、出力変数格納用レジスタ11に格納されている内容を複写可能であるとともに、格納している内容を入力変数格納用レジスタ8に複写可能な変数退避用レジスタ12とを備えている。

請求項（抜粋）：

メモリとの間でデータの入出力が可能な演算装置であって、前記メモリから読み出されて転送されてくる変数を格納可能な入力変数格納用レジスタと、前記入力変数格納用レジスタに格納されている変数を用いて所定の演算処理を実行する演算部と、前記演算部での演算結果を格納するとともに、格納している内容を前記メモリに転送可能な出力変数格納用レジスタと、前記出力変数格納用レジスタに格納されている内容を複写可能であるとともに、格納している内容を前記入力変数格納用レジスタに複写可能な変数退避用レジスタと、を備えた演算装置。

Fターム (9件)：

5B022AA05 ,  5B022BA04 ,  5B022CA01 ,  5B022CA03 ,  5B022CA05 ,  5B022CA09 ,  5B022DA01 ,  5B022EA02 ,  5B022FA01