特許
J-GLOBAL ID：200903015970272014
容量素子を含む半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
高野 則次
公報種別：公開公報
出願番号（国際出願番号）：特願平9-264898
公開番号（公開出願番号）：特開平11-087617
出願日： 1997年09月10日
公開日（公表日）： 1999年03月30日
要約：
【要約】【課題】 絶縁ゲート型FETの容量結合型フィールドプレートを高耐圧に形成することが困難であった。【解決手段】 半導体領域13の上に第1のシリコン酸化層26を形成する。第1のシリコン酸化層26の上に第1のポリシリコン層を形成する。第1のポリシリコン層の表面を酸化して第2のシリコン酸化層とする。第2のシリコン酸化層の上にマスクを形成して第1のポリシリコン層を局部的に酸化して第3のシリコン酸化層29を得る。第2及び第3のシリコン酸化層28、29の上に上側導体層30a〜30dをポリシリコンで形成する。
請求項（抜粋）：
半導体素子を形成するための領域を含むシリコン半導体基板上に第1のシリコン酸化層を形成する工程と、前記第1のシリコン酸化層の上に導電性を得るための不純物が導入されたポリシリコン層を形成する工程と、前記ポリシリコン層の表面側部分を熱酸化させて前記表面側部分のみに第2のシリコン酸化層を形成する工程と、前記ポリシリコン層を所定パターンに残存させるために前記第2のシリコン酸化層の上に所定パターンの酸化防止マスクを形成する工程と、前記ポリシリコン層の前記酸化防止マスクで覆われていない部分を熱酸化によって第3のシリコン酸化層に変える工程と、前記酸化防止マスクを除去する工程と、前記第2のシリコン酸化層の上に前記第2のシリコン酸化層を介して前記ポリシリコン層に対向する部分を有するように導電性を有する層を形成する工程とを有して、前記ポリシリコン層と前記第2のシリコン酸化層と前記導電性を有する層とから成る容量素子を含む半導体装置を製造する方法。
IPC (2件)：
引用特許：
前のページに戻る
