特許
J-GLOBAL ID：200903015987018030
半導体メモリ装置
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平7-337357
公開番号（公開出願番号）：特開平9-181202
出願日： 1995年12月25日
公開日（公表日）： 1997年07月11日
要約：
【要約】【課題】 メモリトランジスタの集積密度を高め、メモリ面積を縮小してチップコストを低減し、加えてメモリ配線長を短くして動作スピードの向上を図ることを、簡単な技術により達成すること。【解決手段】 ゲート電極の両側に形成された拡散領域をソースとドレインとするMOSトランジスタを有し、ゲート電極がワードラインを兼ね、拡散領域がビットラインを兼ねる半導体メモリ装置において、ゲート電極が第1のゲート配線で複数本帯状に形成された横方向の第1のポリシリコン配線21と、第2のゲート配線で複数本帯状に形成された縦方向の第2ポリシリコン配線28とを有し、各配線21,28を直交して格子状に配設し、第1のポリシリコン配線21両側に形成された拡散領域と、第2ポリシリコン配線28の両側に形成された拡散領域を共にN形のソースドレイン領域23,24として共用化した。
請求項（抜粋）：
半導体基板上に形成されたゲート電極と、該ゲート電極の両側に形成された拡散領域をソースとドレインとするMOSトランジスタを有し、前記ゲート電極がワードラインを兼ね、前記拡散領域がビットラインを兼ねる半導体メモリ装置において、前記ゲート電極が第1のゲート配線で複数本帯状に形成された第1方向のワードラインと、前記ゲート電極が第2のゲート配線で複数本帯状に形成された第2方向のワードラインを有し、前記第1方向のワードラインと前記第2方向のワードラインが直交して格子状に配設され、前記第1方向のワードラインの両側に形成された拡散領域と、前記第2方向のワードラインの両側に形成された拡散領域が共にソースまたはドレインとして共用化されたことを特徴とする半導体メモリ装置。
IPC (2件)：
H01L 21/8246
, H01L 27/112
