半導体装置の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：長谷川文廣
公報種別：公開公報
出願番号（国際出願番号）：特願2000-263213
公開番号（公開出願番号）：特開2002-076335
出願日： 2000年08月31日
公開日（公表日）： 2002年03月15日
要約：

【要約】【課題】メモリやロジックなどの高さの異なるデバイス構造を含むシステムLSIなどの超大規模半導体集積回路において、プロセス整合性を損なうことなくダマシンゲート構造を適用しての製造を可能にすることにある。【解決手段】ダマシンゲートプロセスにおいてダミーゲートの頭を露出させる層間絶縁膜エッチバックを、従来のようなCMP で行う代わりにドライエッチングを用いて実現する。これにより、レジストマスクによるパターニングが可能となるので、ダマシンゲート構造を含むロジック領域などの任意のブロックだけを選択的にエッチバックすることができ、メモリのスタックキャパシタのような高さのあるデバイス構造を混載したシステムLSI の製造も可能となる。

請求項（抜粋）：

ダマシンゲート構造をもつM0S FET 半導体素子の製造方法において、上記M0S FET 半導体素子のダミーゲート形成後に堆積した層間絶縁膜をダミーゲートの頭までエッチバックする処理を、ドライエッチングにより行なうことを特徴とするM0S FET 半導体素子の製造方法。

IPC (7件)：

H01L 29/78 , H01L 21/28 , H01L 21/28 301 , H01L 21/8234 , H01L 27/088 , H01L 27/108 , H01L 21/8242

FI (5件)：

H01L 21/28 F , H01L 21/28 301 R , H01L 29/78 301 G , H01L 27/08 102 H , H01L 27/10 681 F

Fターム (48件)：

4M104AA01 , 4M104BB14 , 4M104BB18 , 4M104BB30 , 4M104CC05 , 4M104DD03 , 4M104DD04 , 4M104DD08 , 4M104DD09 , 4M104DD16 , 4M104EE16 , 4M104GG09 , 4M104GG16 , 5F040EA08 , 5F040EC04 , 5F040EC08 , 5F040ED01 , 5F040ED03 , 5F040FA01 , 5F040FA02 , 5F040FC00 , 5F040FC02 , 5F040FC28 , 5F048AB01 , 5F048AB03 , 5F048AC01 , 5F048AC10 , 5F048BB05 , 5F048BB09 , 5F048BB12 , 5F048BB19 , 5F048BG12 , 5F083AD24 , 5F083AD49 , 5F083JA02 , 5F083JA06 , 5F083JA14 , 5F083JA39 , 5F083JA40 , 5F083MA06 , 5F083MA17 , 5F083MA19 , 5F083NA08 , 5F083PR03 , 5F083PR21 , 5F083PR22 , 5F083ZA05 , 5F083ZA12

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