特許
J-GLOBAL ID：200903016004642510
位相比較回路およびトランシーバ回路
発明者：
出願人/特許権者：
代理人 (3件)：
高田 守
, 谷田 拓男
, 高橋 英樹
公報種別：公開公報
出願番号（国際出願番号）：特願2002-158045
公開番号（公開出願番号）：特開2004-007082
出願日： 2002年05月30日
公開日（公表日）： 2004年01月08日
要約：
【課題】入力データ信号Dinの速度の2倍の速度で動作可能な素子を必要とすることなく、位相比較回路の動作速度を使用する素子の速度特性に応じて柔軟に変更することができる位相比較回路および当該位相比較回路を用いたトランシーバ回路を提供する。【解決手段】m個のラッチ回路Liに周波数がf/m(Hz)であって位相が2π/mずつ異なるm本のクロック信号CKiを入力することにより、エラー信号の速度をf(Hz)より遅い2f/m(Hz)に低減することができる。基準信号の速度もf/2(Hz)より遅いf/m(Hz)に低減することができる。出力qiおよび出力qi+1の排他的論理和の出力とクロック信号CKiとの論理積をとることにより、エラー信号について位相比較に関係するパルスのみを出力することができる。基準信号についても同様に出力qfiおよび出力qfi+1の排他的論理和の出力とクロック信号CKi+2との論理積をとる。【選択図】 図1
請求項（抜粋）：
入力データ信号の遷移エッジとクロック信号の遷移エッジとの間の位相差を比較する位相比較回路であって、
前記入力データ信号は周期がTであり、前記クロック信号は周波数がf/m(f=1/T、m=2n、nは2以上の自然数)であって位相が2π/mずつ異なるm本のクロック信号であり、
前記入力データ信号を前記各クロック信号の立ち上がりエッジで各々並列にラッチするラッチ部と、
前記ラッチ部からの各出力信号と前記各クロック信号とに基づいて、入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し、最小パルス幅が(m/2-1)×T以上のm本のエラー信号を出力するエラー信号出力部と、
前記ラッチ部からの各出力信号を前記各クロック信号の立ち上がりエッジで各々並列に入力する入力部と、
前記入力部からの出力信号と前記各クロック信号とに基づいて、パルス幅が(m/2)×Tのm本の基準信号を出力する基準信号出力部と
を備えたことを特徴とする位相比較回路。
IPC (1件)：
FI (1件)：
Fターム (14件)：
5J039JJ07
, 5J039JJ13
, 5J039JJ20
, 5J039KK09
, 5J039KK10
, 5J039KK11
, 5J039KK20
, 5J039MM03
, 5J039NN01
, 5K047AA03
, 5K047GG45
, 5K047HH14
, 5K047MM28
, 5K047MM63
