特許
J-GLOBAL ID：200903016071352454
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平8-357798
公開番号（公開出願番号）：特開平10-112196
出願日： 1996年12月30日
公開日（公表日）： 1998年04月28日
要約：
【要約】【課題】ベリファイ回数、デコーダの充放電の回数を削減でき、トータルの書き込み時間を短縮できる不揮発性半導体記憶装置を実現する。【解決手段】ページバッファ15に格納されたnビットの書き込みデータに所定論理“0”のビットデータがあればローレベルのデータに変換し、論理“0”のビットデータがなければハイレベルのデータに変換するアンドゲート16a,16b と、ラッチ回路を有し、ゲート16a,16b から出力されたハイまたはローのデータをラッチし、ラッチデータがローレベルである場合に選択されたビット線に出力して書き込みを行う書込/読出制御回路12a,12b と、ベリファイ時に、読み出されたデータとページバッファ15に格納されている対応する書き込みデータとを比較して書き込みが十分か否かの判別を行い、十分である場合には非書き込みデータに変換してページバッファ15に書き戻す判別回路17a,17b とを設ける。
請求項（抜粋）：
ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有し、3値以上の多値データをページ単位でメモリセルに書き込み、書き込み後に書き込みが十分か否かのベリファイを行い、不十分の場合には再書き込みを行う不揮発性半導体記憶装置であって、書き込み時に、nビットの書き込みデータにしきい値電圧を遷移させる必要のある所定論理レベルのビットデータがある場合に書き込みを行い、ベリファイの結果、書き込み十分となったセル用データを順次上記所定論理レベルが存在しない非書き込みデータに変換して上記再書き込みを抑止する書き込み回路を有する不揮発性半導体記憶装置。
IPC (2件)：
FI (3件)：
G11C 17/00 308
, G11C 17/00 510 A
, G11C 17/00 510 E
