クロックバーニヤ調整

発明者：
出願人/特許権者：
代理人 (1件)：山本秀策
公報種別：公表公報
出願番号（国際出願番号）：特願平10-525742
公開番号（公開出願番号）：特表2001-505693
出願日： 1997年12月03日
公開日（公表日）： 2001年04月24日
要約：

【要約】メモリ集積回路などの集積回路は、入力クロック信号を受信し、そして立ち上がりエッジ遅延によって遅延される入力クロック信号を表す立ち上がりエッジクロック信号を提供し、立ち下がりエッジ遅延によって遅延される入力クロック信号を表す立ち下がりエッジクロック信号を提供する、バーニヤクロック調整回路を含む。エッジトリガー回路は、データおよび立ち上がりエッジクロック信号および立ち下がりエッジクロック信号を受信し、立ち上がりエッジクロック信号の立ち上がりエッジおよび立ち下がりエッジクロック信号の立ち下がりエッジにおいてデータを格納する。本発明の1つの形態は、データおよびコマンドバスを介してメモリモジュールに結合されるメモリコントローラを有するメモリシステムである。各メモリモジュールはバーニヤクロック調整回路を含む。

請求項（抜粋）：

入力クロック信号を受信し、そして立ち上がりエッジ遅延によって遅延される該入力クロック信号を表す立ち上がりエッジクロック信号を提供し、立ち下がりエッジ遅延によって遅延される該入力クロック信号を表す立ち下がりエッジクロック信号を提供する、バーニヤクロック調整回路と、データおよび該立ち上がりエッジクロック信号および該立ち下がりエッジクロック信号を受信し、該立ち上がりエッジクロック信号の該立ち上がりエッジおよび該立ち下がりエッジクロック信号の該立ち下がりエッジにおいてデータを格納する、エッジトリガー回路と、を含む、集積回路。

IPC (5件)：

G06F 13/42 350 , G06F 12/00 564 , G06F 13/16 520 , G11C 11/401 , G11C 11/407

FI (5件)：

G06F 13/42 350 B , G06F 12/00 564 A , G06F 13/16 520 Z , G11C 11/34 362 Z , G11C 11/34 362 S

引用特許：

審査官引用 (4件)

特開昭64-065617
コンピュータ装置においてデータ・メモリとビデオ・メモリ・アクセス要求を統合する方法およびコンピュータ・バス構造
公報種別：公開公報出願番号：特願平5-139239 出願人：サン・マイクロシステムズ・インコーポレーテッド
特開昭64-065617

全件表示

引用文献：

審査官引用 (3件)

Pulse Combining Network
Pulse Combining Network
Pulse Combining Network

前のページに戻る