特許

J-GLOBAL ID：200903016148912539

半導体装置

発明者： 坪井 義治
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-137391
公開番号（公開出願番号）：特開平8-008358
出願日： 1994年06月20日
公開日（公表日）： 1996年01月12日
要約：

【要約】【目的】本発明は、多層配線基板上に複数の半導体素子を搭載してなるマルチチップパッケージにおいて、素子搭載部以外の配線形成領域を有効に利用できるようにすることを最も主要な特徴とする。【構成】たとえば、多層配線基板11上に搭載される半導体素子12の直下に、多層配線基板11内のGND電位用の配線17aとの接続のためのスルーホール16aを形成する。そして、このスルーホール16aを介して、半導体素子12とGND電位用の配線17aとの導通を図る。こうして、素子搭載部にスルーホール16aを形成することで、素子搭載部以外の配線形成領域におけるスルーホールを減少させる構成となっている。

請求項（抜粋）：

半導体素子と、この半導体素子が搭載される、その搭載位置にスルーホールが形成されてなる多層配線基板とを具備したことを特徴とする半導体装置。

IPC (2件)：

H01L 23/12 ,  H01L 23/522

FI (4件)：

H01L 23/12 N ,  H01L 23/12 E ,  H01L 23/12 F ,  H01L 23/52 B