メモリ回路

発明者： ,
出願人/特許権者：
代理人 (1件)：岩橋文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-237079
公開番号（公開出願番号）：特開2002-056685
出願日： 2000年08月04日
公開日（公表日）： 2002年02月22日
要約：

【要約】【課題】偶数アドレスブロック201と奇数アドレスブロック202に分かれ、連続する2ワードを並列に読み出すことが可能なメモリにおいて、2n+1、2n+2の組み合わせで2n+1がメモリの最大アドレスの場合も読み出しが可能なメモリ回路を提供する。【解決手段】メモリの最大アドレス+1のデータを格納するレジスタ209を設け、偶数アドレスブロック201の出力とレジスタ209の出力のどちらかを選択する出力セレクタ210を設ける。

請求項（抜粋）：

偶数アドレスまたは奇数アドレスのどちらか一方が割り当てられている第1のメモリアレイと、前記第1のメモリアレイと異なるアドレスが割り当てられている第2のメモリアレイとを有し、前記第1及び第2のメモリアレイのそれぞれがロウ方向に2ずつ増加するようにアドレスが配列されたメモリ回路において、前記第1のメモリアレイのワードラインを1行シフトすることができる第1のシフト回路と、前記第1のメモリアレイのカラム選択信号を1列シフトすることができる第2のシフト回路と、前記第1のメモリアレイの最大アドレスより1大きいアドレスが割り当てられているレジスタとを備え、前記第1のメモリアレイ及び前記第2のメモリアレイから連続した2ワードを読み出す際、ワードラインの最上位ビット以外のワードラインが選択されている時は前記第1のシフト回路はワードラインを1行シフトし、ワードラインの最上位ビットが選択され且つカラム選択信号の最上位ビット以外が選択されている時は前記第2のシフト回路はカラム選択信号を1列シフトすると共にワードラインの最下位ビットを選択し、ワードラインの最上位ビットが選択され且つカラム選択信号の最上位ビットが選択されている時は前記第1のメモリアレイの出力として前記レジスタを選択する機能を備えたことを特徴とするメモリセル回路。

IPC (3件)：

G11C 16/02 , G11C 11/41 , G11C 11/401

FI (4件)：

G11C 17/00 613 , G11C 11/34 301 D , G11C 11/34 301 E , G11C 11/34 362 C

Fターム (17件)：

5B015HH01 , 5B015JJ21 , 5B015KA27 , 5B015KA28 , 5B015KA38 , 5B015MM10 , 5B015PP01 , 5B024AA11 , 5B024AA15 , 5B024BA18 , 5B024BA21 , 5B024BA29 , 5B024CA07 , 5B025AD01 , 5B025AD02 , 5B025AD05 , 5B025AE00

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