特許

J-GLOBAL ID：200903016204746760

分周回路

発明者： 茂木 良明
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平8-028218
公開番号（公開出願番号）：特開平9-223959
出願日： 1996年02月15日
公開日（公表日）： 1997年08月26日
要約：

【要約】【課題】 IC化が容易で、一層の小型化、低消費電力化が可能な分数分周回路を提供する。【解決手段】 分周回路の構成は、少なくとも、分数分周比の分母と分子の差を格納するレジスタa25と、分数分周比の分子を格納するレジスタb26と、レジスタa25とレジスタb26を切り替えて演算器28に接続するセレクタ27と、被分周信号のタイミングで演算器28の出力を取り込むフリップフロップ29と、前記レジスタa25と前記フリップフロップ29の値を比較する比較器30と、前記比較器30の出力と被分周信号を入力し、その論理積を演算する論理回路31とから構成される。

請求項（抜粋）：

基準クロック信号の周波数を有理数倍に分周する分周回路において、前記基準クロック信号を入力する基準クロック信号入力端子と、前記基準クロック信号に同期して、その入力値を記憶するフリップフロップと、前記分周回路の分周比の分子の値を記憶する第一のレジスタと、分周比の分母の値と分子の値との差を記憶する第二のレジスタと、前記フリップフロップの出力値と、前記第一のレジスタに記憶された値と前記第二のレジスタに記憶された値のいずれか一方との大小を比較する比較器と、前記比較器の出力により、前記第一のレジスタと前記第二のレジスタのいずれか一方の出力を選択し、その出力とするセレクタと、前記セレクタの出力と前記フリップフロップの出力とを入力とし、前記比較器の出力により加算演算または減算演算を選択される演算器と、前記基準クロック信号と前記比較器出力を入力とする論理回路とを有し、更に、前記演算器の出力を前記フリップフロップの入力とし、前記論理回路の出力を以て分周の出力とすることを特徴とする分周回路。