特許
J-GLOBAL ID：200903016205337171
メモリ読み出し装置
発明者：
出願人/特許権者：
代理人 (1件)：
秋本 正実
公報種別：公開公報
出願番号（国際出願番号）：特願平6-198698
公開番号（公開出願番号）：特開平8-063387
出願日： 1994年08月23日
公開日（公表日）： 1996年03月08日
要約：
【要約】【目的】 最小リードサイクル時間tRCminにおいても、クロックに同期して連続したメモリの読み出しを可能とする。【構成】 クロックCLKに同期して動作しアドレスADRを出力するアドレスコントローラ1と、アドレスコントローラ1からのアドレスADRを入力しあらかじめ記憶してあるデータ?@を出力するメモリ2と、メモリ2からのデータ?@を遅延クロックDLYに同期してデータ?@を取り込みデータ?Aとして出力する第1のレジスタ3と、クロックCLKに同期してデータ?Aを取り込みデータ?Bとして出力する第2のレジスタ4と、クロックCLKを遅延時間Tだけ遅延させた遅延クロックDLYを出力する遅延回路5とで構成される。これにより、メモリ2がデータ?@を出力し、かつ出力保持時間tOHだけ出力保持するとき、tOHの期間に第1のレジスタ3でデータ?@をサンプルし、これを第2のレジスタ4でデータ?Aをサンプルし、データ?Bを出力する。
請求項（抜粋）：
クロックに同期してメモリからデータを読み出すものにおいて、クロックに同期して動作しアドレスを出力するアドレスコントローラと、該アドレスコントローラからのアドレスを入力しあらかじめ記憶してあるデータを出力するメモリと、該メモリからのデータを下記遅延回路の遅延クロックに同期して取り込みかつ出力する第1のレジスタと、該第1のレジスタからのデータをクロックに同期して取り込みかつ出力する第2のレジスタと、クロックの遅延時間を上記メモリの出力保持時間の期間に調整して遅延クロックを出力する遅延回路とを設け、メモリの最小リードサイクル時間の周期においてもクロックに同期して連続読みだしができるようにしたことを特徴とするメモリ読み出し装置。
IPC (2件)：
G06F 12/00 564
, G06F 1/06
