特許

J-GLOBAL ID：200903016247341039

半導体装置およびその製造方法

発明者： 安彦 仁
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平11-229621
公開番号（公開出願番号）：特開2001-053252
出願日： 1999年08月16日
公開日（公表日）： 2001年02月23日
要約：

【要約】【課題】 DRAM混載ロジックデバイス等の容量素子の形成工程を簡略化する。【解決手段】 半導体基板1上のメモリセル領域と非メモリセル領域とにトランジスタを形成した後、該トランジスタ上に第1の絶縁膜10を形成する。それぞれのソース、ドレイン領域を露出させる第1の開口を形成し、この第1の開口を第1の導電体で埋設し、プラグ15、16、17を形成する。第2の絶縁膜18を全面に形成した後、プラグ16の上部を露出させる第2の開口を形成する。全面に容量絶縁膜となる第3の絶縁膜20を形成する。第2の導電体で第2の開口を埋め込む導電体層21(プレート電極)を形成した後、導電体層の上部を研磨又はエッチバックで平坦化する(a)。全面に第4の絶縁膜22を形成後、プラグ15、17の上面を露出させる第3の開口23を形成する(b)。その後、プラグ15、17に接続される配線を第4の絶縁膜22上に形成する。

請求項（抜粋）：

半導体基板上のメモリセル領域と非メモリセル領域とにそれぞれトランジスタが形成され、半導体基板が前記メモリセル領域と前記非メモリセル領域のトランジスタのソース・ドレイン領域の表面を露出させるコンタクト開口が開設された第1の絶縁膜によって覆われ、前記コンタクト開口内が導電性プラグによって埋め込まれ、メモリセル領域のトランジスタのソース・ドレイン領域の一方に容量素子が接続されている半導体装置において、前記容量素子の容量下部電極が、前記導電性プラグを用いて形成されていることを特徴とする半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 681 F ,  H01L 27/10 621 B

Fターム (22件)：

5F083AD42 ,  5F083AD56 ,  5F083GA28 ,  5F083GA30 ,  5F083JA04 ,  5F083JA05 ,  5F083JA32 ,  5F083JA36 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083MA20 ,  5F083PR21 ,  5F083PR38 ,  5F083PR39 ,  5F083PR40 ,  5F083PR43 ,  5F083PR45 ,  5F083PR53 ,  5F083PR55 ,  5F083ZA12