特許

J-GLOBAL ID：200903016277380527

同期回路

発明者： 小関 陽一
出願人/特許権者： 山形日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-156288
公開番号（公開出願番号）：特開2001-339376
出願日： 2000年05月26日
公開日（公表日）： 2001年12月07日
要約：

【要約】【課題】データを同期化するフリップフロップにおけるセットアップ時間違反およびホールド時間違反の発生を自動的に回避できる同期回路を提供する。【解決手段】 遅延回路10を用いて入力データ信号DIを遅延させ、遅延させたデータ信号DA,DBに対してそれぞれホールド時間分位相の早い信号DAh,DBh、セットアップ時間分位相の遅い信号DAs,DBsを生成し、クロックCLKの立ち上がりエッジにおける論理値の一致を見てホールド時間/セットアップ時間違反を監視し、セットアップ時間/ホールド時間違反の可能性がある場合にはこれを検出して、例えば遅延値の小さい遅延データ信号DAから遅延値の大きい遅延データ信号DBへのように位相の異なるデータ信号に切り替えて同期化する。

請求項（抜粋）：

入力データ信号を遅延させ第1の遅延データ信号と、該第1の遅延データ信号より第1の所定時間だけ遅延量が大きい第1の後行データ信号と、前記第1の遅延データ信号より第2の所定時間だけ遅延量が小さい第1の先行データ信号と、前記第1の遅延データ信号より第3の所定時間だけ遅延量が大きい第2の遅延データ信号と、該第2の遅延データ信号より前記第1の所定時間だけ遅延量が大きい第2の後行データ信号と、前記第2の遅延データ信号より前記第2の所定時間だけ遅延量が小さい第2の先行データ信号とを出力する遅延データ生成部と、クロック信号の立ち上がり時に前記第1の後行データ信号と前記第1の先行データ信号との論理の不一致を検出したときには選択信号を第1の論理状態として出力し、前記クロック信号の立ち上がり時に前記第2の後行データ信号と前記第2の先行データ信号との論理の不一致を検出したときには前記選択信号を第2の論理状態として出力する違反検出部と、前記第1の遅延データ信号と前記第2の遅延データ信号とを入力し前記選択信号が第1の論理状態のときには選択データ信号として第2の遅延データ信号を選択し前記選択信号が第2の論理状態のときには選択データ信号として第1の遅延データ信号を選択するセレクタと、前記選択データ信号を前記クロック信号の立ち上がりに同期して読み込み同期データ信号として出力する同期用フリップフロップとを有する同期データ生成部とを備え、前記第1の所定時間が前記同期用フリップフロップのセットアップ時間以上であり、前記第2の所定時間が前記同期用フリップフロップのホールド時間以上であり、前記第1の所定時間と前記第2の所定時間とを加算した値である禁止時間が前記第3の所定時間よりも小であり且つ前記禁止時間が前記クロック信号の周期時間から前記第3の所定時間を減算した値よりも小となるように設定されたことを特徴とする同期回路。

IPC (3件)：

H04L 7/04 ,  G06F 1/12 ,  H04L 7/02

FI (3件)：

H04L 7/04 ,  G06F 1/04 340 D ,  H04L 7/02 Z

Fターム (6件)：

5K047AA05 ,  5K047KK03 ,  5K047MM28 ,  5K047MM36 ,  5K047MM53 ,  5K047MM56