特許

J-GLOBAL ID：200903016287075307

半導体集積回路装置の製造方法

発明者： 大竹 誠治
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-296694
公開番号（公開出願番号）：特開平7-153948
出願日： 1993年11月26日
公開日（公表日）： 1995年06月16日
要約：

【要約】 (修正有)【目的】 製造工程を特に増加させずに安定した電気特性のNチャネルDMOSトランジスタ(Tr)と、縦型PNPバイポーラトランジスタ(BiPTr)を同一半導体基板に形成した半導体集積回路装置の製造法を提供する。【構成】 半導体基板5のエピタキシャル層下面側からP型不純物を拡散させ、該基板のDMOSTr形成領域とBiPTr形成領域とに高濃度の各P型埋込領域30、40を同時に形成する。さらにBiPTr形成領域の基板5の表面部分にP型埋込領域40に達するN型ウエル領域41と、該ウエル領域に隣接するP型分離領域42を形成する。DMOSTr形成領域の基板表面部にP型埋込領域30に達するP型ボディ領域31を形成した後、P型ボディ領域31にN型ソース・ドレイン領域33とP型バックゲート領域34を有するNチャネルDMOSTr3をDMOSTr形成領域に順次形成し、BiPTr形成領域に縦型のPNPBiPTr4を順次形成する。

請求項（抜粋）：

NチャネルDMOSトランジスタと縦型のPNPバイポーラトランジスタとを同一の半導体基板に形成した半導体集積回路装置の製造方法において、半導体基板のエピタキシャル層下面側からP型不純物を拡散させて当該半導体基板のDMOSトランジスタ形成領域とバイポーラトランジスタ形成領域とにそれぞれ高濃度のP型埋込領域を同時に形成する工程と、バイポーラトランジスタ形成領域の半導体基板の表面部分に前記P型埋込領域に達するN型ウエル領域及び当該N型ウエル領域に隣接するP型分離領域を形成する工程と、DMOSトランジスタ形成領域の半導体基板の表面部に前記P型埋込領域に達するP型ボディー領域を形成する工程と、P型ボディー領域にN型ソース・ドレイン領域とP型バックゲート領域を備えたNチャネルDMOSトランジスタをDMOSトランジスタ形成領域に順次形成し、バイポーラトランジスタ形成領域に縦型のPNPバイポーラトランジスタを順次形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/8249 ,  H01L 27/06

FI (2件)：

H01L 29/78 321 C ,  H01L 27/06 321 B