特許
J-GLOBAL ID：200903016308481297
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-084951
公開番号（公開出願番号）：特開平11-312741
出願日： 1999年03月26日
公開日（公表日）： 1999年11月09日
要約：
【要約】【課題】 コンタクト電極形成部位に深い高濃度接合領域を形成し、コンタクト抵抗の増加と漏洩電流を防止する半導体装置及びその製造方法を提供する。【解決手段】 本発明は、ゲート電極層を形成する工程と、ゲート電極層両側の半導体基板内に第1深さの第1不純物イオン層を形成する工程と、第1絶縁膜及び第2絶縁膜を次第に形成する工程と、ゲート電極層の両側壁に第1スペーサーを形成する工程と、第1スペーサー両側の半導体基板内に第1深さより相対的に深い第2深さの第2不純物イオン層を形成する工程と、第1スペーサーを除去する工程と、ゲート電極層の両側壁に第2スペーサーを形成する工程と、第2スペーサー両側の半導体基板内に第1深さ及び第2深さの間に第3深さの第3不純物イオン層を形成する工程と、低濃度の浅い接合領域と、高濃度の深い接合領域と、高濃度浅い接合領域を形成する工程とを含むことを特徴とする。
請求項（抜粋）：
半導体基板上にゲート酸化膜を間に置いて、ゲート電極層を形成する工程と、前記半導体基板上に第1不純物イオンを注入し、前記ゲート電極層両側の半導体基板内に第1深さの第1不純物イオン層を形成する工程と、前記ゲート電極層を含んで、半導体基板上に第1絶縁膜及び第2絶縁膜を次第に形成する工程と、前記第2絶縁膜をエッチングして、前記ゲート電極層の両側壁に第1スペーサーを形成する工程と、前記半導体基板上に第2不純物イオンを注入し、第1スペーサー両側の半導体基板内に第1深さより相対的に深い第2深さの第2不純物イオン層を形成する工程と、前記第1スペーサーを除去する工程と、第1絶縁膜をエッチングし、前記ゲート電極層の両側壁に第2スペーサーを形成する工程と、前記半導体基板上に前記第2不純物イオンと同一導電型の第3不純物イオンを注入し、前記第2スペーサー両側の半導体基板内に第1深さ及び第2深さの間に第3深さの第3不純物イオン層を形成する工程と、熱処理工程を実行し、前記第1不純物イオン層及び第2不純物イオン層と前記第3不純物イオン層を各々拡散させ、低濃度の浅い接合領域と、前記低濃度浅い接合領域より相対的に深く形成された高濃度の深い接合領域と、前記高濃度深い接合領域と前記低濃度浅い接合領域の間を有する高濃度浅い接合領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 21/8238
, H01L 27/092
, H01L 21/3065
, H01L 27/108
, H01L 21/8242
H01L 27/08 321 E
, H01L 21/302 J
, H01L 27/10 681 F
