特許
J-GLOBAL ID：200903016331485232
パルストリガ型ラッチを用いたデータ処理装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願2001-324274
公開番号（公開出願番号）：特開2003-133916
出願日： 2001年10月23日
公開日（公表日）： 2003年05月09日
要約：
【要約】【課題】 パルストリガ型ラッチを用いたデータ処理装置では、動作条件やプロセス条件の変動による誤動作を防止するために幅の大きいパルス波形を使用する必要があり、設計が困難であった。【解決手段】 外部から入力されたクロック信号に応じて所定の幅のパルス信号を生成するパルス生成回路と、前記パルス生成回路で生成されたパルス信号の入力タイミングで入力信号を保持し、保持した信号を出力するラッチ回路を用いる。パルス生成回路では、ラッチ回路を用いてクロック信号を遅延させた遅延クロック信号と、遅延させない元のクロック信号を用いて、ラッチの遅延時間に相当する時間幅のパルス信号を生成する。
請求項（抜粋）：
ラッチ制御端子が第1の値を示す場合にデータ入力の値に依存した結果をデータ出力に出力し、前記ラッチ制御端子が第2の値を示す場合に前記データ入力の出力値を維持して前記データ出力に出力する透過型のラッチ回路と、前記ラッチ回路のラッチ制御端子に入力クロックに同期したパルス信号を生成して供給するバッファとからなるデータ処理装置であって、前記バッファを、前記入力クロックを入力して前記ラッチ回路の遅延時間に相当する時間以上遅延させた遅延クロック信号を出力する遅延回路と、前記入力クロックと前記遅延クロック信号に基づいて論理演算を行い前記遅延回路の遅延時間に応じた幅を有するパルスを出力パルス端子に出力するパルス生成回路とで構成し、パルス生成回路の前記出力パルス端子の信号を前記ラッチ回路のラッチ制御端子に供給し前記ラッチ回路のデータ出力から前記入力クロックのエッジに同期した信号を出力するデータ処理装置。
IPC (2件)：
FI (2件)：
Fターム (13件)：
5J001AA04
, 5J001AA11
, 5J001BB05
, 5J001BB12
, 5J001DD09
, 5J043AA03
, 5J043AA05
, 5J043EE01
, 5J043JJ04
, 5J043JJ10
, 5J043KK01
, 5J043KK02
, 5J043KK06
