特許

J-GLOBAL ID：200903016335544080

半導体メモリセルのキャパシタ構造の作製方法

発明者： ニコラス・ナーゲル ,  香取 健二 ,  渡部 浩司
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平8-324689
公開番号（公開出願番号）：特開平10-150158
出願日： 1996年11月20日
公開日（公表日）： 1998年06月02日
要約：

【要約】【課題】容易にパターニングすることが可能な材料から構成された上部電極を有し、且つ、優れた特性を有する半導体メモリセルのキャパシタ構造の作製方法を提供する。【解決手段】半導体メモリセルのキャパシタ構造の作製方法は、下部電極層から成る下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極層から成る上部電極とから構成された半導体メモリセルのキャパシタ構造の作製方法である。そして、(イ)下部電極層上に前駆体層を成膜した後、該前駆体層を急速加熱処理することによってビスマス系層状構造ペロブスカイト型の強誘電体薄膜を形成する工程と、(ロ)パラジウムから成る上部電極層をにて強誘電体薄膜上に成膜する工程を含む。

請求項（抜粋）：

下部電極層から成る下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極層から成る上部電極とから構成された半導体メモリセルのキャパシタ構造の作製方法であって、(イ)下部電極層上に前駆体層を成膜した後、該前駆体層を急速加熱処理することによってビスマス系層状構造ペロブスカイト型の強誘電体薄膜を形成する工程と、(ロ)パラジウムから成る上部電極層を強誘電体薄膜上に成膜する工程、を含むことを特徴とする半導体メモリセルのキャパシタ構造の作製方法。

IPC (5件)：

H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 651