特許

J-GLOBAL ID：200903016354580828

半導体記憶装置のバースト制御回路

発明者： 高橋 保彦
出願人/特許権者： 日本ファウンドリー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平11-070644
公開番号（公開出願番号）：特開2000-235792
出願日： 1999年02月10日
公開日（公表日）： 2000年08月29日
要約：

【要約】【課題】 バースト動作モードを有する半導体記憶装置において、データ入出力動作を遅くすることなく、バースト動作を安定的に停止できるようにする。【解決手段】 バースト開始クロックS5によりセットされバースト中止クロックS6によりリセットされるラッチ回路7と、コマンドデコード部1から出力されるバースト開始/バースト中止コマンドの検出信号S1,S2、およびラッチ回路7から出力されインバータ8で反転されたフラグ信号S9を用いてバースト中クロックS7の発生を制御するナンドゲート6とを設け、外部クロックの立ち上がりより所定時間だけ先に入力されるコマンドの特性を利用して、次の外部クロック信号の入力時に半導体記憶装置がどのような状態となるべきかを予め決定することができるようにして、遅延回路を特に設けることなく、バースト中止コマンドの入力後に直ちにバースト動作を停止させることができるようにする。

請求項（抜粋）：

外部クロック信号に同期してデータを連続的に入出力するバースト動作モードを有する半導体記憶装置のバースト制御回路であって、バースト開始クロック、バースト中止クロック、およびバースト中クロックを上記外部クロック信号に同期して各々独立に発生するクロック発生回路と、上記バースト開始クロックによりセットされ、上記バースト中止クロックによりリセットされるラッチ回路と、上記外部クロック信号よりも所定時間だけ先に入力されるコマンドを解釈し、バースト開始コマンドおよびバースト中止コマンドの検出信号を出力するコマンドデコード回路と、上記コマンドデコード回路から出力される検出信号、および上記ラッチ回路から出力される信号を用いて、上記バースト中クロックの発生を制御する制御回路とを備えたことを特徴とする半導体記憶装置のバースト制御回路。

IPC (2件)：

G11C 11/407 ,  G06F 1/12

FI (2件)：

G11C 11/34 362 S ,  G06F 1/04 340 D

Fターム (5件)：

5B024AA03 ,  5B024AA15 ,  5B024BA21 ,  5B024CA07 ,  5B024CA11