特許

J-GLOBAL ID：200903016399098237

周波数シンセサイザ

発明者： 市吉 修
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-208651
公開番号（公開出願番号）：特開平6-061851
出願日： 1992年08月05日
公開日（公表日）： 1994年03月04日
要約：

【要約】 (修正有)【目的】構成回路をすべてディジタル回路として必要な細かさのステップで位相雑音の小さな周波数信号を発生できる周波数シンセサイザを実現する。【構成】高安定な基準発振器1のタイミングで外部よりQ(自然数)ビット2進数で与えられる数値Kを積分するQビット2進積分回路7と、所望の周波数を発生する電圧制御発振器(VCO)5と、そのVCOの出力を前記基準発振器と同程度の周波数に分周したタイミングにより所定の数値Lを積分するP(Pは自然数)ビット2進積分回路13と、Qビット及びPビット2進積分回路の上位Rビットを受けて差を算出するRビット2進加算器10と、このRビット2進加算器出力を連続量に変換するD/A変換器11と、そのD/A変換器出力を平滑化するループフィルタとを有し、ループフィルタの出力により前記VCOを位相制御する事により、前記外部より与えられる数値Kで制御される周波数信号を発生する。

請求項（抜粋）：

高安定な基準発振器のタイミングで外部よりQ(自然数)ビット2進数で与えられる数値Kを積分するQビット2進積分回路と、所望の周波数を発生する電圧制御発振器(VCO)と、そのVCOの出力を前記基準発振器と同程度の周波数に分周する分周器と、この分周器出力のタイミングにより所定の数値Lを積分するP(Pは自然数)ビット2進積分回路と、前記Qビット及びPビット2進積分回路の上位Rビットを受けて差を算出するRビット2進加算器と、このRビット2進加算器出力を連続量に変換するD/A変換器と、そのD/A変換器出力を平滑化するループフィルタとを有し、ループフィルタの出力により前記VCOを位相制御する事により、前記外部より与えられる数値Kで制御される周波数信号を発生することを特徴とする周波数シンセサイザ。

IPC (2件)：

H03L 7/18 ,  H03L 7/197

FI (2件)：

H03L 7/18 Z ,  H03L 7/18 A

引用特許：

審査官引用 (3件)

• 特開平4-137914
  
• 特開平3-109818
  
• 特開平1-114122