特許

J-GLOBAL ID：200903016406908304

半導体装置およびその製造方法

発明者： 畑中 康道 ,  藤岡 弘文 ,  岩木 賢典
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-191627
公開番号（公開出願番号）：特開2000-022040
出願日： 1998年07月07日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】 生産効率の向上と、一層の小形化を両立する半導体装置の製造方法を得る。【解決手段】 半導体素子1にバンプ2を形成し、半導体素子1を実装する配線基板3として、半導体素子の実装領域が2個以上連なったものを形成する。実装領域として、一方の面に被接続部31を含む配線を設け、他方の面に上記被接続部31と電気的に接続した被接続部32を含む配線を設ける。次に、複数の実装領域にまたがって接着フィルム4を貼り付け、各バンプ2を、接着フィルム4を介して被接続部31と接合および電気的に接続する。次に、被接続部32に導電性ボール5を接合し、配線基板3を半導体素子に対応した単位毎に切削により切断分割する。

請求項（抜粋）：

半導体素子にバンプを形成する第1の工程、一方の面に第1の被接続部を含む配線と他方の面に上記第1の被接続部と電気的につながった第2の被接続部を含む配線とを有する半導体素子の実装領域を複数個備えた配線基板を得る第2の工程、接着フィルムを上記複数の実装領域にまたがって接着する第3の工程、上記各半導体素子のバンプと各上記第1の被接続部とを上記接着フィルムを介して電気的に接続する第4の工程、および上記配線基板を上記実装領域毎に切削により切断分割する第5の工程を備えた半導体装置の製造方法。

IPC (4件)：

H01L 23/12 ,  H01L 21/56 ,  H01L 21/60 311 ,  H01L 21/301

FI (5件)：

H01L 23/12 L ,  H01L 21/56 T ,  H01L 21/56 E ,  H01L 21/60 311 Q ,  H01L 21/78 Q

Fターム (14件)：

4M105AA02 ,  4M105AA07 ,  4M105AA19 ,  4M105FF01 ,  4M105GG17 ,  4M105GG19 ,  5F061AA01 ,  5F061BA04 ,  5F061CA04 ,  5F061CA10 ,  5F061CA21 ,  5F061CA22 ,  5F061CB03 ,  5F061CB13