特許
J-GLOBAL ID：200903016418087713
離散的コサイン変換及び逆変換のための集積回路プロセッサ
発明者：
出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-021238
公開番号（公開出願番号）：特開平7-239842
出願日： 1994年02月18日
公開日（公表日）： 1995年09月12日
要約：
【要約】【目的】 画像処理における離散的コサイン変換/逆変換用の集積回路プロセッサに関し、簡単な構造ながら正逆順の演算が可能で、集積回路の占用空間を縮小できると共に、その処理速度を向上可能なプロセッサの提供を目的とする。【構成】 バタフライ演算を実行するバタフライ演算ユニット2と、単純乗法演算を実行する乗法演算ユニット3と、乗法演算ユニット3と結合して前置加算乗法演算又は事後減算乗法演算を実行する補助加減算ユニット32と、書込/読出ポートにより演算過程の中間結果をアクセスするデータレジスタ4とを組合わせて、各回の一次元DCT/IDCT演算を3ステップのバタフライ演算と、1ステップの単純な乗法演算と、2ステップの補助加減を経た乗法演算と含む順巡り演算可能な6つのステップを形成し、バタフライ演算ユニット2と乗法演算ユニット3とによりパイプライン作業方式の並列処理を実行する。
請求項（抜粋）：
離散的コサイン変換(DCT)を行うときに、6ステップのDCT高速演算法により一連の画素データブロックの入力データを処理して一連の変換データを生成し、かつ該DCT高速演算法が、それぞれ複数のバタフライ演算を含む第1,第3及び第5のステップと、それぞれ複数の前置加算乗法演算を含む第2及び第4のステップと、単純乗法演算を含む第6のステップとを備えて構成される離散的コサイン変換用の集積回路プロセッサであって、該集積回路プロセッサが、(a)前記入力データを入力ユニット(1)から取り出す段階と;(b)該入力ユニット(1)を制御して該入力データをバタフライ演算ユニット(2)に送り、かつ該バタフライ演算ユニットを起動して前記第1のステップのDCT高速演算を実行させる段階と;(c)前記バタフライ演算ユニット(2)の第1のステップの出力データをデータレジスタ(4)に貯存する段階と;(d)前記データレジスタを制御して前記第1のステップの出力データを乗法演算ユニット(3)に送り、かつ該乗法演算ユニットを起動して前記第2のステップのDCT高速演算を実行させる段階と;(e)前記データレジスタを制御して前記乗法演算ユニット(3)の第2のステップの出力データを貯存する段階と;(f)前記データレジスタを制御して前記第1及び第2のステップの出力データを前記バタフライ演算ユニット(2)に提供し、該バタフライ演算ユニットで第1のステップのDCT高速演算を実行完了した後、該バタフライ演算ユニットにより前記第3のステップのDCT高速演算を実行させる段階と;(g)前記データレジスタを制御して、前記バタフライ演算ユニットの第3のステップの出力データを貯存する段階と;(h)前記データレジスタを制御して前記第3のステップの出力データを前記乗法演算ユニット(3)に提供し、該第3のステップの出力データが前記データレジスタ(4)に貯存された後、該乗法演算ユニットを起動して前記第4のステップのDCT高速演算を実行させる段階と;(i)前記データレジスタを制御して前記乗法演算ユニット(3)の第4のステップの出力データを貯存する段階と;(j)前記データレジスタを制御して前記第3及び第4のステップの出力データを前記バタフライ演算ユニット(2)に提供し、該バタフライ演算ユニットで第3のステップのDCT高速演算を実行させた後、該バタフライ演算ユニットを起動して前記第5のステップのDCT高速演算を実行させる段階と;(k)前記データレジスタを制御して前記バタフライ演算ユニット(2)の出力データを貯存する段階と;(l)前記データレジスタを制御して前記第5の出力データを前記乗法演算ユニット(3)に提供し、該乗法演算ユニットを起動して前記第6のステップのDCT高速演算を実行させる段階と;(m)前記乗法演算ユニット(3)の第6のステップの出力データを出力ユニット(5)から取り出す段階と;を具備し、且つ上記(a)乃至(m)の段階の順序でデータ処理を行う離散的コサイン変換用の集積回路プロセッサ。
IPC (5件)：
G06F 17/14
, G06T 1/00
, H03M 7/30
, H04N 1/41
, H04N 7/30
G06F 15/332 S
, G06F 15/66 M
, H04N 7/133 Z
