特許

J-GLOBAL ID：200903016421840619

半導体装置の製造方法

発明者： 阿部 知行 ,  谷 元昭 ,  山岸 康男
出願人/特許権者： 富士通株式会社
代理人 (4件)： 眞鍋 潔 ,  柏谷 昭司 ,  渡邊 弘一 ,  伊藤 壽郎
公報種別：公開公報
出願番号（国際出願番号）：特願2002-200019
公開番号（公開出願番号）：特開2004-047543
出願日： 2002年07月09日
公開日（公表日）： 2004年02月12日
要約：

【課題】半導体装置の製造方法に関し、ICチップのパッド面を上向きにし、その上からビルドアップ多層配線を形成した構造の半導体装置を製造する場合の位置合わせを容易にする。【解決手段】位置合わせマークが銅箔側に形成された感光性樹脂コート銅箔の感光性樹脂膜1A上にパッド面を対向させてICチップ3を固定し、ICチップ3を受容するキャビティをもつ金属支持基板4をキャビティ内にICチップ3を収容した状態で感光性樹脂膜1Aに固着し、銅箔を除去して表出された感光性樹脂膜1AにICチップ3の電極に対応するビア孔を形成し、ビア孔内も含めめっきに依ってビア導体7を形成し、この後、樹脂膜及びビア孔及び配線の各形成工程と同じ工程を繰り返して所望層数のビルドアップ多層配線を形成する。【選択図】 図7

請求項（抜粋）：

ICチップを取り付ける際の位置合わせマークが銅箔側に形成された感光性樹脂コート銅箔の該感光性樹脂膜上にパッド面を対向させてICチップを固定する工程と、 該ICチップを受容するキャビティをもつ支持基板を該キャビティ内に該ICチップを収容した状態で該感光性樹脂膜に固着する工程と、 該銅箔を除去して表出された該感光性樹脂膜にフォト・リソグラフィを適用して該ICチップの電極に対応するビア孔を形成する工程と、 該ビア孔内も含めめっきに依って配線を形成する工程と、 この後、樹脂膜及びビア孔及び配線の各形成工程を繰り返して所望層数のビルドアップ多層配線を形成する工程と が含まれてなることを特徴とする半導体装置の製造方法。

IPC (1件)：

H01L23/12

FI (1件)：

H01L23/12 501P