特許
J-GLOBAL ID：200903016424393605
絶縁ゲート型半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
高田 守 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-021577
公開番号（公開出願番号）：特開平8-222728
出願日： 1995年02月09日
公開日（公表日）： 1996年08月30日
要約：
【要約】【目的】 スイッチング時の過渡電圧を小さくするとともにスナバ回路を含めた応用システム全体をコンパクトに構成できる絶縁ゲート型半導体装置を得る。【構成】 ゲート絶縁膜37を介してゲート電極38が配設されたゲートトレンチ36と酸化シリコン層41を介してエミッタ電極40が配設されたエミッタトレンチ39とを有し、エミッタトレンチ39に配設された酸化シリコン層41を用いることにより主電流経路にコンデンサー容量を設けた。【効果】 スナバ回路の配線インダクタンスに伴うサージ電圧を効果的に小さくでき、スナバ回路を含めた応用システムを小形化できる絶縁ゲート型半導体装置を構成できる。
請求項（抜粋）：
第1と第2の主面を有する第1導電型の第1の半導体層と、この第1の半導体層の第1の主面に選択的に、もしくは第1の主面上に配設された第2導電型の第2の半導体層と、この第2の半導体層の表面に選択的に配設された第1導電型の第3の半導体層と、この第3の半導体層の表面もしくは上記第2の半導体層の露出面に開口を有し、この開口から上記第1の半導体層に達する深さを有するように配設された凹部と、この凹部の上記第1の半導体層の露出面を覆うように上記凹部に配設された誘電体層と、この誘電体層を介して上記凹部に配設されるとともに上記第2の半導体層と第3の半導体層とを短絡した第1の主電極と、上記第1の半導体層の第2の主面上に配設された第2の主電極と、上記第1の半導体層と第3の半導体層とで挟まれた上記第2の半導体層表面上に絶縁膜を介して配設された制御電極と、を備えた絶縁ゲート型半導体装置。
IPC (3件)：
H01L 29/78
, H01L 21/331
, H01L 29/73
H01L 29/78 653 A
, H01L 29/72
