特許
J-GLOBAL ID：200903016437007119
パターンジェネレータ
発明者：
,
出願人/特許権者：
代理人 (1件)：
熊谷 隆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-110716
公開番号（公開出願番号）：特開平5-290180
出願日： 1992年04月03日
公開日（公表日）： 1993年11月05日
要約：
【要約】【目的】簡単、かつ小規模な回路構成で高速にタイリング処理を行なうパタ-ンジェネレ-タを提供することを目的とする。【構成】所定のパタ-ンを格納するパタ-ン記憶部10と、処理を開始する際のパタ-ンの位置、パタ-ンの長さ、及び当該パタ-ンの長さを1ワ-ドのビット数で除した場合の剰余デ-タを記憶するレジスタPSA21,PBL22,RPAT23と、所定のワ-ド分のワ-ドパタ-ンを格納するパタ-ンラッチPTLT24と、次に読みだすべきパタ-ン記憶部10のワ-ドパタ-ンのアドレスを計算するアドレスカウンタ30と、パタ-ンを目的の位置に適合させるためのオフセット値を算出するオフセットカリキュレ-タ40と、レジスタ21,22,23の情報、及びオフセットカリキュレ-タ40のオフセット値に基づいて、所定のパタ-ンデ-タを切り出すデ-タセレクタ50からなる。
請求項（抜粋）：
タイリング処理を行なうための所定のパタ-ンを格納するパタ-ン記憶部と、処理を開始する際のパタ-ンの先頭位置、使用するパタ-ンの長さ、及び当該パタ-ンの長さを1ワ-ドのワ-ド数で除した場合の剰余のデ-タを各々記憶する初期情報記憶部と、パタ-ンデ-タを所定のワ-ド分格納するワ-ドパタ-ン記憶部と、前記パタ-ン記憶部に格納されているデ-タのうち次に読みだすべきパタ-ンのアドレスを計算するアドレス算出部と、読みだされたパタ-ンを目的の位置に適合させるためのオフセット値を算出するオフセット算出部と、前記アドレス算出部から出力されるアドレスに基づいて前記パタ-ン記憶部のデ-タを前記ワ-ドパタ-ン記憶部に格納し、前記初期情報記憶部の情報、及び前記オフセット算出部のオフセット値に基づいて、前記ワ-ドパタ-ン記憶部に格納されたデ-タから所定の長さのパタ-ンデ-タを切り出すデ-タ選択部を具備することを特徴とするパタ-ンジェネレ-タ。
引用特許：
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