特許

J-GLOBAL ID：200903016449707329

電子回路のテスト方法およびテスト・システム

発明者： 日▲高▼ 久男
出願人/特許権者： 富士通株式会社
代理人 (1件)： 京谷 四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平7-204479
公開番号（公開出願番号）：特開平9-054137
出願日： 1995年08月10日
公開日（公表日）： 1997年02月25日
要約：

【要約】【課題】 テスト対象パス数を減少させるともに回路規模を減少させ、また、テスト用回路付加のための設計者の負担を軽減すること。【解決手段】 手段2において、部品の組み合わせ分のパスを選定し、選定されたパスの遅延時間が基準となるサイクルタイムにギリギリの値になるようにゲート等の回路を付加する。また、クリティカルパスが指定されている場合には、手段3において、上記パスについて活性化を試行して活性化の条件を見つける。そして、上記条件に基づき、手段4において電子回路に活性化回路を付加する。ついで、遅延時間テストデータを生成し、手段2により回路が付加されたパスにより電子回路の遅延時間バラツキテストを行うとともに、手段4により回路が付加されたクリティカルパスを活性化し、該パスにより遅延時間テストを行う。

請求項（抜粋）：

電子回路の部品/素子もしくは配線の遅延時間のバラツキに対して電子回路が正常に動作するか否かをテストするに際し、上記電子回路を構成する部品間組み合わせ数分のテストパスを選定し、上記テストパスに、その遅延時間が電子回路のサイクルタイム近傍の遅延時間になるような回路を付加し、上記回路が付加されたテストパスにより電子回路の上記バラツキに対する遅延時間テストを行うことを特徴とする電子回路のテスト方法。

IPC (2件)：

G01R 31/28 ,  G06F 11/22 310

FI (2件)：

G01R 31/28 V ,  G06F 11/22 310 H