特許

J-GLOBAL ID：200903016495317500

CMOS基準電圧生成器を含む集積回路

発明者： メイクシュワー コサンダラマン ,  バーナード リー モーリス ,  ビジット サコーバイ パテル ,  ウェイン イー ワーナー
出願人/特許権者： ルーセント テクノロジーズ インコーポレイテッド
代理人 (1件)： 三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平11-120170
公開番号（公開出願番号）：特開2000-029551
出願日： 1999年04月27日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】 低電圧3.3VのCMOS技術で形成できるが、高電圧5Vに耐え、パワーが加えられていない状態(即ち、VDDが存在しない状態)において、電流を取り出すことのないCMOS出力バッファ保護回路を提供する。【解決手段】 本発明のCMOS回路は、ソースがVDDに接続された第1Pチャネルデバイス22と、ゲートがVDDに接続された第1Nチャネルデバイス24を有する。このNチャネルデバイス24のドレインは、Pチャネルデバイス22のゲート入力として用いられ、Nチャネルデバイス24のソースはVSSに接続されている。一対のNチャネルデバイス30,32はダイオード接続され、Pチャネルデバイス22のドレインと信号バスレイル(PAD)との間に直列に接続される。

請求項（抜粋）：

入力電源電圧(VDD)と入力信号電圧レベル(PAD)の関数として出力電圧VDD2を与えるCMOS基準電圧生成器を含む集積回路において、ソースが入力電源電圧VDDに接続される第1チャネルデバイス(22)と、ソースが接地電圧VSSに、ゲートが電源電圧VDDに接続される第1Nチャネルデバイス(24)と、前記第1Nチャネルデバイス(24)のドレインは、前記第1チャネルデバイス(22)のゲートに接続され、ゲートが入力電源電圧VDDに、ドレインが前記第1Pチャネルデバイス(22)のゲートに接続される第2チャネルデバイス(26)と、前記第2チャネルデバイス(26)のソースは、前記第1チャネルデバイスのドレインに接続され、この接続により出力電圧端末VDD2が形成され、ゲートが入力電源電圧VDDにドレインが接地VSSに接続される第3チャネルデバイス(28)と、前記第3チャネルデバイス(28)のソースは、前記出力電圧VDD2端末に接続され、前記出力電圧VDD2は、電源電圧VDDが存在する間、電源電圧VDDに等しく、前記出力VDD2端末と前記入力信号ソースPADとの間に接続された少なくとも1つのダイオード接続されたNチャネルデバイス(30,32)と、を有し、各ダイオード接続されたデバイス(30,32)は、PAD電圧レベルと出力端末の電圧VDD2の間に所定の電圧ドロップVdを与え、出力電圧VDD2は、電源電圧VDDが存在しない間、入力信号電圧PADから各所定の電圧ドロップを差し引いた値に等しいことを特徴とするCMOS基準電圧生成器を含む基準回路。

IPC (3件)：

G05F 3/24 ,  H03K 17/08 ,  H03K 19/003

FI (3件)：

G05F 3/24 A ,  H03K 17/08 C ,  H03K 19/003 E

引用特許：

審査官引用 (4件)

• 特開昭61-046509
  
• 特開昭63-037647
  
• 特開昭61-046509
  
• 特開昭63-037647