絶対差分の合計および対称濾波用の再構成可能SIMDコプロセッサ構造

発明者： , ,
出願人/特許権者：
代理人 (1件)：浅村皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-342670
公開番号（公開出願番号）：特開2001-236496
出願日： 2000年10月04日
公開日（公表日）： 2001年08月31日
要約：

【要約】【課題】画像処理用の種々の計算を効率的に行う画像処理周辺装置を提供する。【解決手段】提案されるアーキテクチャは、コプロセッサ140としてディジタル信号プロセッサ(DSP)に組み込まれて、絶対差分の合計の計算,ダウンサンプリング(またはアップサンプリング)オプションを持つ対称行/列FIR濾波,行/列離散DCT/IDCTおよび一般代数機能をアシストする。このアーキテクチャは、並列に接続されて経路選択され多重化された8個の乗算累算ハードウエア・ユニットからなり、DMAコントローラ120に依存し、DSPコア110が介入することなくDSPメモリとの間でデータの検索および書戻しを行う。DSPは、予めDMA転送およびIPP/DMA同期をセットアップしたのち、それ自身の処理タスクに移る。または、DSPは、IPPアーキテクチャと同期をとって自身でデータの転送および同期を行うことができる。

請求項（抜粋）：

画像処理周辺装置であって、並列に接続された乗算累算回路の複数の対を具備し、該乗算累算回路の各対が、複数の第1の加算器対であって、各加算器対の各加算器が、第1の所定数のビットを有する第1および第2の入力をそれぞれ受ける第1および第2の入力と、前記入力の和または差を生成する出力とを有する、複数の第1の加算器対と、該複数の第1の加算器対に対応する複数の第1の乗算器対であって、各乗算器対の各乗算器が、前記第1の加算器の前記和または差の第1の入力と、一定の所定数の第2の入力とを有するとともに、積出力を生成する、複数の第1の乗算器対と、該複数の第1の乗算器対に対応する複数の第2の加算器対であって、該加算器対の各加算器が、前記対応する乗算器対の前記乗算器の一方または他方から第1の乗算器出力を前記第1の入力としてそれぞれ受ける第1および第2の入力を有する、第2の加算器対と、を備え、前記第2の加算器の対の前記一方がマルチプレクサからの出力を受け、該マルチプレクサが、前記第1の乗算器対の前記他方の乗算器の積からの第1の入力を有するとともに、前記第2の加算器対の前記一方の加算器の累算された和からの第2の入力を前記第2の加算器対の前記一方の加算器の第2の入力として有し、前記第2の加算器の対の前記他方が第1および第2のマルチプレクサからの出力を受け、前記第1のマルチプレクサが前記第1の乗算器対の前記他方の乗算器からの第1の入力と前記第2の加算器対の前記一方の加算器の和からの第2の入力とを有し、前記第2のマルチプレクサが前記第2の加算器対の前記他方の加算器の累算された和からの第1の入力を有するとともに第2の加算器対の第2の対の一方の加算器の和からの第2の入力を第2の出力として有し、前記第2の加算器対が和出力を生成する、画像処理周辺装置。

IPC (3件)：

G06T 1/20 , G06F 15/16 610 , H03M 7/30

FI (3件)：

G06T 1/20 B , G06F 15/16 610 A , H03M 7/30 Z

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