特許

J-GLOBAL ID：200903016536830595

遅延時間のバラツキを考慮した論理シミュレーション方法および論理シミュレーション・システム

発明者： 河内 秀重
出願人/特許権者： 株式会社ピーエフユー
代理人 (1件)： 長澤 俊一郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-322839
公開番号（公開出願番号）：特開平7-182381
出願日： 1993年12月21日
公開日（公表日）： 1995年07月21日
要約：

【要約】【目的】 データパスとクロックパスとの相互遅延のバラツキを考慮した遅延時間解析を行い、遅延バラツキにより生ずる問題の発生を防ぐこと。【構成】 論理マスタファイル2のセル構造体3とネット構造体4にはクロックパス系かデータパス系かを示す識別フラグ3b,4bを格納する領域が設けられ、ネットリスト1から論理マスタファイル2を生成する際、識別フラグ3b,4bが設定される。ネット構造体4には基本遅延時間に対するバラッキを示すディレイ係数4cとデータパス系/クロックパス系相互の遅延時間のバラツキを考慮したディレイ係数4dが格納されている。論理シミュレータ5は識別フラグ3b,4bによりクロックパス系かデータパス系かを識別し、ディレイ係数4dと遅延時間記憶領域6から読み出された遅延時間を用いて遅延時間を算出し、データパス系とクロックパス系相互間の論理の検証を行う。

請求項（抜粋）：

論理回路のネットリスト(1) に基づき、論理マスタファイル(2) を生成し、生成された論理マスタファイル(2) に基づき論理回路の検証を行う論理シミュレーション方法において、論理マスタファイル(2) を生成する際、各パスがクロックパス系かデータパス系かを識別して、データパス系かクロックパス系かを識別する識別フラグ(3b,4b) を各パスに設定し、論理回路の論理シミュレーションを実行するに際して、上記識別フラグ(3b,4b) を参照してデータパス系とクロックパス系を識別し、データパス系とクロックパス系について、それぞれ相互の遅延時間のバラツキを考慮したディレイ係数(4d)を用いて各パスにおける遅延時間を求め、上記遅延時間に基づき、データパス系とクロックパス系相互間の論理の検証を行うことを特徴とする遅延時間のバラツキを考慮した論理シミュレーション方法。