特許

J-GLOBAL ID：200903016563371896

薄膜トランジスタ及びその製造方法と表示装置

発明者： 国井 正文
出願人/特許権者： ソニー株式会社
代理人 (1件)： 鈴木 晴敏
公報種別：公開公報
出願番号（国際出願番号）：特願平11-107644
公開番号（公開出願番号）：特開2000-299465
出願日： 1999年04月15日
公開日（公表日）： 2000年10月24日
要約：

【要約】【課題】 薄膜トランジスタの不純物注入処理を制御して電気特性及びプロセスの安定化を図る。【解決手段】 ゲート電極1は基板0上に配されているとともに、基板0の平面に対して傾斜した斜面部を有する。半導体薄膜5はゲート電極1の斜面部に沿って形成され且つ選択的に不純物が注入された傾斜領域LDDを有する。不純物はイオン化された後所定の加速電圧で傾斜領域LDDに注入される。加速電圧は傾斜領域LDDの半導体薄膜5が有する膜厚に応じて設定されている。又、半導体薄膜5にはソース領域S及びドレイン領域Dも形成されている。更にこれらを被覆する様に層間絶縁膜7が形成され、エッチングで開口したコンタクトホールを介してソース領域S及びドレイン領域Dに配線電極9及び画素電極11が電気接続している。ソース領域S及びドレイン領域Dには燐及び酸素が含有されており、少なくとも燐及び酸素の内一方の体積濃度が所定値を超えない様に制御して、エッチングに対するソース領域S及びドレイン領域Dの耐性を確保する。

請求項（抜粋）：

ゲート電極と、その上面に重ねられたゲート絶縁膜と、ゲート絶縁膜を介して該ゲート電極に重ねられた半導体薄膜とを含む積層構造を有する薄膜トランジスタであって、前記ゲート電極は基板上に配されていると共に、該基板の平面に対して傾斜した斜面部を有し、前記半導体薄膜は、該ゲート電極の斜面部に沿って形成され且つ選択的に不純物が注入された傾斜領域を有し、前記不純物は、イオン化された後所定の加速電圧で該傾斜領域に注入されたものであり、前記加速電圧は、該傾斜領域の半導体薄膜が有する膜厚に応じて設定されていることを特徴とする薄膜トランジスタ。

IPC (3件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/265

FI (5件)：

H01L 29/78 616 A ,  H01L 21/265 604 V ,  H01L 29/78 616 M ,  H01L 29/78 616 U ,  H01L 29/78 617 K

Fターム (61件)：

5F110AA08 ,  5F110BB01 ,  5F110CC02 ,  5F110CC08 ,  5F110DD02 ,  5F110DD13 ,  5F110DD14 ,  5F110DD17 ,  5F110DD24 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE23 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF28 ,  5F110FF29 ,  5F110FF30 ,  5F110FF31 ,  5F110FF32 ,  5F110GG02 ,  5F110GG13 ,  5F110GG22 ,  5F110GG25 ,  5F110GG32 ,  5F110GG33 ,  5F110GG34 ,  5F110GG45 ,  5F110GG47 ,  5F110GG52 ,  5F110GG57 ,  5F110HJ01 ,  5F110HJ02 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ18 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL04 ,  5F110HL07 ,  5F110HL14 ,  5F110HL23 ,  5F110HM15 ,  5F110NN03 ,  5F110NN04 ,  5F110NN12 ,  5F110NN14 ,  5F110NN23 ,  5F110NN24 ,  5F110NN25 ,  5F110NN27 ,  5F110NN35 ,  5F110PP03 ,  5F110PP10 ,  5F110PP35 ,  5F110QQ09 ,  5F110QQ12 ,  5F110QQ19 ,  5F110QQ23