特許

J-GLOBAL ID：200903016578404510

コンピュータ装置

発明者： 米田 貴史 ,  松本 政彦
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-375495
公開番号（公開出願番号）：特開2002-182987
出願日： 2000年12月11日
公開日（公表日）： 2002年06月28日
要約：

【要約】【課題】 コンピュータ装置において、ROM内のプログラムが誤って読み出された場合であっても、正しく読み出されたプログラムで安全に動作させる。【解決手段】 ラッチ回路3はROM2から読み出されたプログラムをラッチする。ROM2からプログラムBがプログラムCとして誤って読み出されても、CPU1は再度ROM2にアクセス信号を出力し、同一プログラムBをROM2から読み出す。このプログラムBと前記ラッチ回路3のプログラムCとが一致検出回路4で比較され、不一致であるので、CPU1は再度アクセス信号を出力する。その結果、ROM2がプログラムBを正しく出力したとすると、このプログラムBとラッチ回路3のプログラムBとが一致検出回路4で比較され、一致するので、CPU1はこのプログラムBを正しく読み出されたROMデータとして、その命令を実行する。

請求項（抜粋）：

アドレス信号を出力すると共に、同一アドレス信号についてアクセス信号を2回出力するCPUと、一連のプログラムを記憶し、前記CPUからのアドレス信号及びアクセス信号を受け、前記アドレス信号に対応するアドレスのプログラムを前記アクセス信号に応じて2回出力するメモリと、前記メモリから出力されたプログラムを前記アクセス信号に応じてラッチするラッチ回路と、前記メモリから出力された2つの同一プログラムについて、前記ラッチ回路から出力された第1回目のプログラムと、前記メモリから出力された第2回目のプログラムとを比較し、両者の一致を検出する一致検出回路とを備え、前記CPUは、前記一致検出回路の比較結果信号を受け、プログラムの不一致時に、再度前記同一アドレスについてのアクセス信号を出力して、前記メモリから出力される第3回目のプログラムと、前記ラッチ回路から出力される前記第2回目のプログラムとの比較を前記一致検出回路で行わせることを特徴とするコンピュータ装置。

IPC (2件)：

G06F 12/16 310 ,  G06F 11/14 310

FI (2件)：

G06F 12/16 310 G ,  G06F 11/14 310 G

Fターム (8件)：

5B018GA04 ,  5B018HA40 ,  5B018KA12 ,  5B018NA04 ,  5B018QA01 ,  5B018QA14 ,  5B027BB05 ,  5B027CC04