特許
J-GLOBAL ID：200903016597294718
半導体集積回路装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-301997
公開番号（公開出願番号）：特開平5-144273
出願日： 1991年11月18日
公開日（公表日）： 1993年06月11日
要約：
【要約】【目的】 トランジスタの数の少ないセットもしくはリセット機能付半導体集積回路装置を得ることを目的とする。【構成】 データラッチ回路を有する半導体集積回路装置において、データラッチ回路を構成する2つのインバータのうちのいずれか一方を、PMOSトランジスタとNMOSトランジスタにより構成し、PMOSトランジスタとNMOSトランジスタの一方のソース端子をセットもしくはリセット信号を与えるための端子に接続する。
請求項（抜粋）：
クロック信号に応答して外部から与えられたデータを取込む取込回路と、2つのインバータにより構成され、前記取込回路により取込まれたデータをラッチするデータラッチ回路と、前記データラッチ回路によりラッチされたデータを外部に出力する出力回路と、前記データラッチ回路にリセットまたはセット信号を与えるための端子とを含む半導体集積回路装置であって、前記2つのインバータの一方は、前記取込まれたデータに応答して相補的にスイッチングする2つのスイッチング手段を含み、各前記スイッチング手段は、2つの導通端子を含み、2つのスイッチング手段のいずれか一方は、その一方の導通端子が前記セットもしくはリセット端子に接続されたことを特徴とする半導体集積回路装置。
IPC (2件)：
G11C 11/417
, H01L 27/10 481
