特許

J-GLOBAL ID：200903016602748536

疑似乱数発生回路

発明者： 田中 正則 ,  石本 淳一
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平9-005335
公開番号（公開出願番号）：特開平10-207695
出願日： 1997年01月16日
公開日（公表日）： 1998年08月07日
要約：

【要約】【課題】 生成された乱数列から回路構成を解析することを困難にする。【解決手段】 リニアフィードバックシフトレジスタ1は、生成する乱数のビット幅分のレジスタ2-1〜2-7と、冗長レジスタ3-1,3-2と、排他的論理和回路4とから構成される。MPX5は、冗長レジスタ3-1,3-2の出力値に応じて内部クロックCLKa〜CLKdのうちから1つを選択し、これをリニアフィードバックシフトレジスタ1のシフトクロックSCKとして出力する。これにより、リニアフィードバックシフトレジスタ1のシフトクロックSCKの周期に不規則性を持たせることができる。

請求項（抜粋）：

直列に接続された複数のレジスタの所定の出力が排他的論理和回路を介して先頭のレジスタにフィードバックされるリニアフィードバックシフトレジスタを用いた疑似乱数発生回路において、生成する乱数のビット幅分のレジスタと少なくとも1ビットの冗長レジスタから前記複数のレジスタが構成され、シフトクロックに応じてシフト動作を行うリニアフィードバックシフトレジスタと、冗長レジスタの出力値に応じて複数の内部クロックから1つを選択し、これを前記シフトクロックとして出力する選択回路とを有することを特徴とする疑似乱数発生回路。

IPC (3件)：

G06F 7/58 ,  G09C 1/00 650 ,  H03K 3/84

FI (3件)：

G06F 7/58 A ,  G09C 1/00 650 B ,  H03K 3/84 A